特許

J-GLOBAL ID：200903065196006885

半導体装置の製造方法

発明者： 大槻 純人 ,  新井 範久
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-026462
公開番号（公開出願番号）：特開平9-219457
出願日： 1996年02月14日
公開日（公表日）： 1997年08月19日
要約：

【要約】【課題】 基板のオーバーエッチング、および不純物注入のバラツキを改善できる半導体装置の製造方法を提供すること。【解決手段】 膜厚Aのゲート酸化膜16および膜厚Aより薄い膜厚Bのゲート酸化膜7を形成し、ゲート酸化膜16上には膜厚Cの導電性ポリシリコン膜18を形成し、一方、ゲート酸化膜7上には膜厚Cに膜厚Eだけ上乗せした膜厚Dの導電性ポリシリコン膜15を形成する。そして、膜厚Aと膜厚Bとの膜厚差(AーB)のエッチング量と、上乗せ膜厚Eのエッチング量とを互いにほぼ等しくしてポリシリコン膜15、18をパターニングし、ゲート電極を形成する。

請求項（抜粋）：

半導体基板上に、膜厚Aを有する第1の絶縁膜および前記膜厚Aより薄い膜厚Bを有する第2の絶縁膜をそれぞれ形成する工程と、前記第1のゲート絶縁膜上に膜厚Cを有する第1の導電膜を形成する工程と、前記第2のゲート絶縁膜上に前記膜厚Cを少なくとも有し、かつ所定物質が膜厚Eだけ付加されている第2の導電膜を形成する工程と、前記膜厚Aと前記膜厚Bとの膜厚差(A-B)のエッチング量と、前記膜厚Eのエッチング量とを互いにほぼ等しくして前記第1の導電膜および前記第2の導電膜をパターニングし、所定配線パターンを得る工程と、を具備することを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 21/306 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/08 102 A ,  H01L 21/306 B ,  H01L 27/10 434 ,  H01L 29/78 371