特許

J-GLOBAL ID：200903065211675780

半導体記憶装置

発明者： 大川 浩一
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-016024
公開番号（公開出願番号）：特開2000-215682
出願日： 1999年01月25日
公開日（公表日）： 2000年08月04日
要約：

【要約】【課題】アクセスタイムの高速化が図れる半導体記憶装置を提供する。【解決手段】仮想グランド方式を採用した半導体記憶装置において、選択されたメモリセルMC1からシリアルリードでデータを読み出す時、選択されたメモリセルのソース線VSL1がグランドレベルになる。このソース線を前のサイクルで予めグランドレベルにすることを特徴とする。こうすることにより、選択されたメモリセルのソース線がグランドレベルになる時、カップリングによりソース線に隣接するビット線(メモリセルMC2のドレイン)BL2のレベルが下がってしまうのを防止でき、アクセスタイムの高速化が図れる。また、干渉電流を流すための仮想グランドを別に設け、選択されたメモリセルに接続された仮想グランドに流れ込む干渉電流を低減することを特徴とする。これにより、仮想グランドに流れ込む干渉電流を低減してアクセスタイムの高速化を実現できる。

請求項（抜粋）：

メモリセルがマトリックス状に配置され、仮想グランド方式でシリアルリードが行われるメモリセルアレイと、前記メモリセルアレイ中のメモリセルを選択する選択手段と、シリアルリード時に、前記選択手段で選択されたメモリセルに接続されたソース線をグランドレベルに設定する電位設定手段と、前記選択手段で選択されたメモリセルに接続されたビット線の電位を判定することにより記憶データを読み出す読み出し手段と、シリアルリード時に、前記選択手段で選択されたメモリセルに隣接し、次のサイクルで選択される非選択のメモリセルに接続されているソース線をグランドレベルに設定することにより、次のサイクルで当該メモリセルが選択されたときのソース線とビット線とのカップリングを防止するカップリング防止手段とを具備することを特徴とする半導体記憶装置。

IPC (3件)：

G11C 16/04 ,  G11C 17/12 ,  G11C 16/02

FI (3件)：

G11C 17/00 622 C ,  G11C 17/00 304 B ,  G11C 17/00 613

Fターム (11件)：

5B003AA00 ,  5B003AB00 ,  5B003AC04 ,  5B003AC07 ,  5B003AD04 ,  5B025AA00 ,  5B025AB00 ,  5B025AC00 ,  5B025AD05 ,  5B025AE05 ,  5B025AE08