半導体装置及びその製造方法

発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平11-341910
公開番号（公開出願番号）：特開2001-160612
出願日： 1999年12月01日
公開日（公表日）： 2001年06月12日
要約：

【要約】【目的】半導体基板及び貼り合わせSOI基板の双方の上面に互いに整合した素子及び配線体を持つ3次元SOI構造の半導体装置を形成すること。【構成】ゲート長が長いN及びPチャネルのLDD構造のMISFET、高融点金属配線18及び貫通孔20が形成された第1のシリコン基板1上に酸化膜19を介して薄膜化された第2のシリコン基板(21、22) が貼り合わせられており、第1のシリコン基板1に形成した貫通孔を貼り合わせられた第2のシリコン基板(21、22) にもセルフアラインで貫通させ、この貫通孔20(位置合わせ用のパターン)に位置合わせして、第2のシリコン基板(SOI基体)(21、22) にゲート長が短いN及びPチャネルのLDD構造のMISFETが形成されており、これらのMISFET及び高融点金属配線18が電極コンタクト用の開孔を介して、低融点金属配線37に接続されている構造に形成されているので、高集積、高速且つ低電力な半導体集積回路の形成が可能となる。

請求項（抜粋）：

第1の半導体基板と、前記第1の半導体基板の上面に設けられた第1の素子及び第1の配線層と、前記第1の半導体基板の上面上に第1の絶縁膜を介して貼り合わせられた第2の半導体基板と、前記第2の半導体基板、前記第1の絶縁膜及び前記第1の半導体基板を貫通した貫通孔(位置合わせ用パターン)と、前記第2の半導体基板を島状に分離する第1のトレンチと、前記第1のトレンチを埋め込んだ第2の絶縁膜と、前記第2の絶縁膜及び前記第1の絶縁膜を選択的に貫通し、前記第1の配線層に達した第2のトレンチと、前記第2のトレンチを埋め込み、前記第2の半導体基板上面に導出した第2の配線層と、前記第2の半導体基板の上面に設けられた第2の素子及び第3の配線層とを具備し、且つ前記貫通孔(位置合わせ用パターン)により、前記第1の素子及び前記第1の配線層に整合して、前記第1のトレンチ、前記第2のトレンチ、前記第2の配線層、前記第2の素子及び前記第3の配線層が設けられていることを特徴とする半導体装置。

IPC (7件)：

H01L 27/00 301 , H01L 21/768 , H01L 21/8234 , H01L 27/088 , H01L 27/12 , H01L 29/786 , H01L 21/336

FI (5件)：

H01L 27/00 301 B , H01L 27/12 B , H01L 21/90 A , H01L 27/08 102 E , H01L 29/78 627 D

Fターム (67件)：

5F033HH09 , 5F033HH19 , 5F033JJ17 , 5F033JJ18 , 5F033JJ19 , 5F033JJ25 , 5F033JJ33 , 5F033KK01 , 5F033KK19 , 5F033MM05 , 5F033MM08 , 5F033NN06 , 5F033NN07 , 5F033NN08 , 5F033QQ09 , 5F033QQ16 , 5F033RR04 , 5F033RR15 , 5F033VV10 , 5F033VV16 , 5F033XX03 , 5F048AA01 , 5F048AB01 , 5F048AC03 , 5F048AC10 , 5F048BA02 , 5F048BA09 , 5F048BB05 , 5F048BB09 , 5F048BC06 , 5F048BC11 , 5F048BE03 , 5F048BF02 , 5F048BF06 , 5F048BF07 , 5F048BF12 , 5F048BF17 , 5F048BG07 , 5F048BG14 , 5F048CB01 , 5F048DA20 , 5F048DA25 , 5F110AA02 , 5F110AA09 , 5F110CC02 , 5F110DD05 , 5F110DD12 , 5F110DD13 , 5F110DD17 , 5F110DD21 , 5F110DD30 , 5F110EE04 , 5F110EE09 , 5F110EE32 , 5F110GG02 , 5F110GG28 , 5F110HL02 , 5F110HL04 , 5F110HL06 , 5F110HL12 , 5F110HM15 , 5F110NN62 , 5F110NN72 , 5F110NN74 , 5F110QQ04 , 5F110QQ17 , 5F110QQ19

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