特許
J-GLOBAL ID：200903065232056053
異常成膜防止マスク
発明者：
出願人/特許権者：
代理人 (1件)：
岩佐 義幸
公報種別：公開公報
出願番号（国際出願番号）：特願平11-044446
公開番号（公開出願番号）：特開2000-239840
出願日： 1999年02月23日
公開日（公表日）： 2000年09月05日
要約：
【要約】【課題】 マスクとガラス基板間で発生する異常放電を防止できる異常成膜防止マスクを提供する。【解決手段】 ガラス基板6表面の薄膜の母材となるターゲット2に対向するように配置され、成膜領域を所定の領域に制限するための第1のマスク4と、第1のマスク4をアース電極として使用する場合に、ガラス基板6近傍に配置され、第1のマスク4と絶縁物10を介して接続された第2のマスク5とを備え、第2のマスク5にバイアス電圧を制御しながら印加することによって第2のマスク5とガラス基板6とを同電位にし、第2のマスク5とガラス基板6との間で発生する異常放電を防止する。
請求項（抜粋）：
半導体,LCD(液晶ディスプレイ),PDP(プラズマディスプレイパネル)などの製造工程で利用されているスパッタ装置によりガラス基板上に導電膜などを成膜する際の異常を防止する異常成膜防止マスクにおいて、前記ガラス基板表面の薄膜の母材となるターゲットに対向するように配置され、成膜領域を所定の領域に制限するための第1のマスクと、前記第1のマスクをアース電極として使用した場合に、前記ガラス基板近傍に配置された第2のマスクと、を備え、前記第2のマスクにバイアス電圧を制御しながら印加することによって前記第2のマスクと前記ガラス基板とを同電位にし、前記第2のマスクと前記ガラス基板間で発生する異常放電を防止したことを特徴とする異常成膜防止マスク。
IPC (2件)：
FI (2件)：
C23C 14/34 G
, H01L 21/285 S
4K029AA09
, 4K029AA24
, 4K029BC07
, 4K029DC34
, 4K029EA00
, 4K029HA03
, 4M104AA10
, 4M104DD39
, 4M104HH20
