特許

J-GLOBAL ID：200903065237799615

デジタルPLL装置

発明者： 内山 敦
出願人/特許権者： ヤマハ発動機株式会社
代理人 (1件)： 山田 文雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-339180
公開番号（公開出願番号）：特開平7-159198
出願日： 1993年12月06日
公開日（公表日）： 1995年06月23日
要約：

【要約】【目的】 エンコーダのアナログ正弦および余弦信号出力から検出対象の位相を検出するためのデジタルPLL装置において、高速追従性を向上し、演算速度が比較的低い安価なコンピュータの使用を可能にする。また同時に比較的簡単な構成で移動量・回転量も検出できるようにする。【構成】 現在位相θK と参照位相ψK-1 との差θK -ψK-1 と、第1の遅れ要素(32)の出力ψK-1 との和θK を周期加算器(30)で求め、この和θK を参照位相ψK として第1の遅れ要素(32)に入力し、この第1の遅れ要素(32)の出力を参照位相ψK-1 として帰還させる。またさらに、減算器の出力と1サンプリング周期分前の検出対象の位相との和によって検出対象の現在位相を求める上位加算器と、この上位加算器が出力する現在位相を1サンプリング周期分遅らせて上位加算器に入力する第2の遅れ要素とを設ける。

請求項（抜粋）：

検出対象の変位に対応するアナログ正弦信号およびアナログ余弦信号を出力するエンコーダの出力信号から前記検出対象の位相を検出するためのデジタルPLL装置において;前記正弦信号および前記余弦信号を所定サンプリング周期でデジタル信号に変換する第1および第2のA/D変換器と;所定の参照位相に対する正弦値および余弦値をメモリする関数発生器と;前記正弦信号とこの関数発生器から求めた余弦値との積を求める第1の乗算器と;前記余弦信号と前記関数発生器から求めた正弦値との積を求める第2の乗算器と;前記第1および第2の乗算器の出力の差を求める減算器と;この減算器の出力と1サンプリング周期分前の参照位相との和によって現在参照位相を求める周期加算器と;この加算器が出力する現在参照位相を1サンプリング周期分遅らせて前記加算器に入力すると共にこの1サンプリング周期分遅れた参照位相を前記アドレスデータとして前記関数発生器に供給する第1の遅れ要素とを備え、前記関数発生器、第1および第2の乗算器、減算器、加算器、遅れ要素によってフェイズ・ロックド・ループを形成し、前記減算器の出力を現在参照位相を検出対象の速度とすることを特徴とするデジタルPLL装置。