特許
J-GLOBAL ID：200903065240900548
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-150140
公開番号（公開出願番号）：特開平7-022434
出願日： 1993年06月22日
公開日（公表日）： 1995年01月24日
要約：
【要約】【目的】 FETにおいて、ゲート長が短い(約0.5μm以下)場合のソース,ドレイン間のチャネル下の基板リークを低減して、上記ゲート長でのFET動作特性の劣化を抑制する。【構成】 ソース,ドレインn+ 高濃度層3をnチャネル2より薄層化した。あるいは同時に、ソース,ドレインn’中間濃度層7をnチャネル2と同等以下に薄層化した。【効果】 ソースn+ 高濃度層3、あるいはソースn’中間濃度層7から流れ出す電子は、ほとんどnチャネル2内に入り、nチャネル2下のリーク電流の発生が抑制される。
請求項（抜粋）：
ソース,ドレイン領域および両領域間のチャネル層を有し,電界効果トランジスタを構成する半導体装置において、ソース,ドレイン第1導電型高濃度層は、第1導電型チャネル層より薄いことを特徴とする半導体装置。
IPC (2件)：
H01L 21/338
, H01L 29/812
