特許

J-GLOBAL ID：200903065248610549

メモリアクセス回路

発明者： 稲垣 雄史 ,  狩野 高志
出願人/特許権者： 株式会社東芝
代理人 (1件)： 伊藤 進
公報種別：公開公報
出願番号（国際出願番号）：特願2000-163054
公開番号（公開出願番号）：特開2001-346124
出願日： 2000年05月31日
公開日（公表日）： 2001年12月14日
要約：

【要約】【課題】メモリアクセスを平滑化して、メモリバンド幅を活用する。【解決手段】CPU20は、設定レジスタ15に垂直フィルタ処理に用いるラインを決定するための情報を記憶させる。アドレスジェネレータ/RAMコントローラ17は、設定レジスタ15に記憶された設定値を読出すことで、垂直フィルタ処理に用いるラインの読出しアドレスを知り、FIFO19に空き領域があれば、SDRAM11に記憶されている画像データを読出してFIFO19に格納する。FIFOコントローラ16は垂直フィルタ回路13からのリクエスト信号に応じて、FIFO19に格納されている画像データを出力する。こうして、垂直フィルタ回路13が処理するラインの表示タイミングに規定されないタイミングでSDRAM11からの読み出しが可能であり、SDRAM11のメモリアクセスを平滑化してメモリバンド幅を活用することができる。

請求項（抜粋）：

元画像の各ラインが記憶された画像メモリから同時に複数ラインの画像データを読出す読出し手段と、ライン毎の領域を有し前記画像メモリからの画像データを保持すると共に出力する先入れ先出しメモリと、新たなラインを生成するための垂直フィルタ処理に際して、前記画像メモリに記憶された元画像の各ラインのうち前記垂直フィルタ処理に用いるラインを前記新たなラインに規定されないタイミングで前記読出し手段に指定する読出しライン設定手段とを具備したことを特徴とするメモリアクセス回路。

IPC (4件)：

H04N 5/46 ,  G06F 12/02 560 ,  G06T 1/60 450 ,  H04N 5/262

FI (4件)：

H04N 5/46 ,  G06F 12/02 560 C ,  G06T 1/60 450 F ,  H04N 5/262

Fターム (19件)：

5B047EA07 ,  5B047EB05 ,  5B060AC07 ,  5B060GA18 ,  5C023AA02 ,  5C023AA14 ,  5C023AA38 ,  5C023BA11 ,  5C023CA01 ,  5C023CA08 ,  5C023DA04 ,  5C023DA08 ,  5C025AA30 ,  5C025BA02 ,  5C025BA11 ,  5C025BA18 ,  5C025BA27 ,  5C025BA28 ,  5C025DA10