特許

J-GLOBAL ID：200903065249168912

差動増幅回路

発明者： 大辻 裕一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平3-246693
公開番号（公開出願番号）：特開平5-063461
出願日： 1991年08月31日
公開日（公表日）： 1993年03月12日
要約：

【要約】【目的】 拡散層リーク電流による誤動作を防止することができる差動増幅回路を提供する。【構成】 出力端子OUTと電源VDDとの電源カット用のPchMOSFETQ3 を接続した場合、通常動作時にPchMOSFETQ3 がオフ状態であっても、そのドレイン領域をなす第1の拡散層から出力端子OUTに拡散層リーク電流が流れ込む。そこで、節点1と電源VDDとの間にPchMOSFETQ3 と等価な特性を有するPchMOSFETQ4 を接続する。これにより、PchMOSFETQ4 のドレイン領域をなす第2の拡散層から節点1に拡散層リーク電流が流れ込むので、節点1の電位と出力端子OUTの電位とが等しくなる。【効果】 入力オフセットの発生を防止することができ、拡散層リーク電流による誤動作を防止することができる。

請求項（抜粋）：

第1の電源と第1の節点との間に接続された第1の負荷素子と、ドレインが前記第1の節点に接続されゲートが第1の入力端子に接続されソースが第2の節点に接続された第1導電型の第1のMOS型電界効果トランジスタと、前記第1の電源と出力端子との間に接続された第2の負荷素子と、ドレインが前記出力端子に接続されゲートが第2の入力端子に接続されソースが前記第2の節点に接続された第1導電型の第2のMOS型電界効果トランジスタと、前記出力端子に接続された第1の拡散層と、前記第1の節点に接続された第2の拡散層と、前記第2の節点と第2の電源との間に接続された定電流源とを有することを特徴とする差動増幅回路。

IPC (2件)：

H03F 3/34 ,  H03F 3/45

引用特許：

審査官引用 (4件)

• 特開平1-185004
  
• 特開昭60-213108
  
• 特開昭60-241373
  
• 特開昭63-313903