特許
J-GLOBAL ID：200903065296971090

アナログ-デジタル変換器及びこれを用いたイメージセンサ

発明者：
青▲柳▼ 尚彦

青▲柳▼ 尚彦 について

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佐野 賢史

佐野 賢史 について

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多津田 哲男

多津田 哲男 について

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宇野 正幸

宇野 正幸 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (3件)： 上柳 雅誉 ,  須澤 修 ,  宮坂 一彦
公報種別：公開公報
出願番号（国際出願番号）：特願2007-136330
公開番号（公開出願番号）：特開2008-294613
出願日： 2007年05月23日
公開日（公表日）： 2008年12月04日
要約：
【課題】低消費電力でレイアウト面積の小さいAD変換器。【解決手段】アナログ信号の上限電圧と下限電圧と、クロック信号に基づき下限電圧から上限電圧の間をnビットで量子化した参照電圧と、クロック信号をカウントするカウント値と、第1の端子の電圧と第2の端子の電圧を比較した比較結果信号を出力する比較回路と、比較回路の動作電圧を決める基準電圧と、第2の端子と比較回路出力の間に接続された切替素子と、2i-1×Cの容量に設定されたm個の容量素子と、アナログ信号または下限電圧または上限電圧を切り替えるm個の切替回路と、Cの容量の第2の容量素子と、アナログ信号または下限電圧または参照電圧を切り替える第2の切替回路と、m+nビットのラッチ回路と、比較結果信号とカウント値と接続され、比較結果信号に基づきm個の切替回路を制御し、mビットの比較結果信号とnビットのカウント値をラッチ回路に書き込む制御回路と、を含む。【選択図】図2
請求項（抜粋）：
アナログ信号を伝送するアナログ信号線と、 前記アナログ信号の上限電圧を伝送する上限電圧線と、 前記アナログ信号の下限電圧を伝送する下限電圧線と、 クロック信号に基づき前記下限電圧から前記上限電圧の間をnビット(nは1以上の自 然数)で量子化した参照電圧を伝送する参照電圧線と、 第1の端子と第2の端子とを有し前記第1の端子に印加された電圧と前記第2の端子に 印加された電圧とを比較した比較結果信号を比較結果出力端子から出力する比較回路と、 前記第1の端子と接続され前記比較回路の動作電圧を決める基準電圧を伝送する基準電 圧線と、 前記第2の端子と前記比較結果出力端子との間に接続され、前記アナログ信号線に前記 アナログ信号が伝送される期間に導通状態となるスイッチング素子と、 i番目(1≦i≦m、mは1以上の自然数)が2m-i×C(Cは正の実数)の容量に設 定され、各々の一端が前記第2の端子に並列に接続されたm個の容量素子と、 前記m個の容量素子の他端の各々に接続され、前記アナログ信号線または前記下限電圧 線または前記上限電圧線のいずれかが接続されるように切替可能なm個の切替回路と、 容量値がCに設定され、一端が前記第2の端子に接続された第2の容量素子と、 前記第2の容量素子の他端に接続され、前記アナログ信号線または前記下限電圧線また は前記参照電圧線のいずれかが接続されるように切替可能な第2の切替回路と、 前記クロック信号の開始時点からのクロック数をカウントしたカウント値を伝送するカ ウント線と、 mビットのラッチ回路と、 nビットのラッチ回路と、 前記比較結果出力端子の出力線及び前記カウント線に接続され、前記比較結果信号に基 づき前記m個の切替回路を制御し、前記m個の容量素子に前記上限電圧線を順次接続する ことにより出力される前記比較結果信号を前記mビットのラッチ回路に順次書き込み、前 記第2の容量素子に前記参照電圧線を接続することにより出力される前記比較結果信号の 電位が第1の電位から第2の電位に変化した時点の前記カウント値を前記nビットのラッ チ回路に書き込む制御回路と、 を含む、 ことを特徴とするアナログ-デジタル変換器。
IPC (2件)：
H03M 1/38 ,  H03M 1/56
FI (2件)：
H03M1/38 ,  H03M1/56
Fターム (11件)：
5J022AA02 ,  5J022AA09 ,  5J022AB02 ,  5J022BA03 ,  5J022BA04 ,  5J022BA06 ,  5J022CA07 ,  5J022CE05 ,  5J022CF01 ,  5J022CF10 ,  5J022CG04
引用特許：
出願人引用 (4件)
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