特許

J-GLOBAL ID：200903065363843450

半導体装置の製造方法

発明者： 山口 成人
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-024577
公開番号（公開出願番号）：特開平7-235510
出願日： 1994年02月23日
公開日（公表日）： 1995年09月05日
要約：

【要約】【目的】 本発明は、半導体装置の素子分離領域形成方法に関し、素子分離絶縁膜端部の段差を緩和し、素子形成パターン不良、素子間漏洩を抑えることにより、デバイスの特性の劣化を改善する。【構成】 素子分離絶縁膜5形成後、素子分離領域上に形成された、素子形成領域より周縁が大きい第2のレジスト膜6、および該耐酸化膜3をマスクとして、素子分離絶縁膜5を等方性ウエットエッチングすることにより、素子分離絶縁膜5の端部の段差を緩和し、素子形成パターン不良、素子間漏洩を抑える。

請求項（抜粋）：

半導体基板(1) 上に絶縁膜(2) と耐酸化膜(3) とを順次積層する工程と、該耐酸化膜(3) を第1の領域上に形成された第1のレジスト膜(4) を用いて、該第1の領域にパターニングする工程と、該半導体基板(1) を熱酸化して、第1の領域とは異なる第2の領域に素子分離絶縁膜(5) を形成する工程と、該第2の領域上に形成された、該第1の領域より周縁が大きい第2のレジスト膜(6) 、および該耐酸化膜(3) をマスクとして、該素子分離絶縁膜(5)を等方性ウエットエッチングする工程と、該第2のレジスト膜(6) 、該耐酸化膜(3) および該絶縁膜(2) を除去し、該半導体基板(1) を酸化してゲート絶縁膜(7) を形成する工程と、該半導体基板(1) 上に導電膜(8) を被覆する工程と、該導電膜(8) をゲート電極(9) にパターニングする工程とを含むことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/28 ,  H01L 21/76 ,  H01L 21/316 ,  H01L 29/78

FI (4件)：

H01L 21/76 M ,  H01L 21/94 A ,  H01L 29/78 301 R ,  H01L 29/78 301 S