特許
J-GLOBAL ID：200903065386007268
フェイスダウン実装用回路基板とその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-232711
公開番号（公開出願番号）：特開平7-086705
出願日： 1993年09月20日
公開日（公表日）： 1995年03月31日
要約：
【要約】【目的】 フェイスダウン実装用回路基板に関し、導体パターンを損傷することなく導体パターン中にパターン幅より大きいバンプ電極を形成して、実装済デバイスに繋がる信号の取り出しを容易化し生産性向上を図ることを目的とする。【構成】 導体パターン21a が並設される導体パターン配置域を少なくとも具え、配置域の端部または途中に位置するフェイスダウン実装用デバイス搭載域を除く全面が絶縁保護膜21b で被覆されてなるフェイスダウン実装用回路基板であって、導体パターン配置域上の絶縁保護膜21b には導体パターン21a と対応する位置に該導体パターン21a が露出し得る孔21c が形成され、該孔21c にはそれを貫通する軸部22a で導体パターン21a と導通し絶縁保護膜21b から突出する頭部22b が導体パターン幅より大きいバンプ電極22を、隣接する導体パターン21a 上のバンプ電極22と接触しないように設けて構成する。
請求項（抜粋）：
複数の導体パターン(21a) が並設される導体パターン配置域を少なくとも具え、該配置域の端部または途中に位置するフェイスダウン実装用デバイス搭載域を除く全面が絶縁保護膜(21b) で被覆されてなるフェイスダウン実装用回路基板であって、前記導体パターン配置域上の絶縁保護膜(21b) には前記導体パターン(21a) と対応する位置に該導体パターン(21a) が露出する孔(21c) が形成され、該孔(21c) にはそれを貫通する軸部(22a) で対応する導体パターン(21a) と導通し絶縁保護膜(21b) 表面から突出する頭部(22b) が該導体パターン幅より大きいバンプ電極(22)が、隣接する導体パターン上のバンプ電極(22)と接触しないように設けられて構成されていることを特徴としたフェイスダウン実装用回路基板。
IPC (2件)：
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