特許
J-GLOBAL ID：200903065416956464

半導体集積回路装置およびその製造方法

発明者：
池田 修二

池田 修二 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平6-153163
公開番号（公開出願番号）：特開平8-017944
出願日： 1994年07月05日
公開日（公表日）： 1996年01月19日
要約：
【要約】【目的】 SRAMのメモリセルの蓄積ノード容量を増やしてソフトエラー耐性を向上させる。【構成】 6個のMISFETでメモリセルを構成した完全CMOS型のSRAMにおいて、メモリセルの駆動用MISFETQd1,Qd2 、転送用MISFETQt1,Qt2 および負荷用MISFETQp1,Qp2 のそれぞれのゲート電極6,10a,10bを構成する第1導電層の上層に形成した高融点金属シリサイド層でCMOSインバータの相互の入出力端子間を接続する一対の局所配線L1,L2 を形成し、この局所配線L1,L2 の上層に形成した基準電圧線20を局所配線L1,L2 と重なるように配置して容量を形成する。
請求項（抜粋）：
駆動用MISFETおよび負荷用MISFETからなる一対のCMOSインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用MISFETとでメモリセルを構成したSRAMを有する半導体集積回路装置であって、半導体基板の主面上に形成した第1導電層で前記駆動用MISFET、前記負荷用MISFETおよび前記転送用MISFETのそれぞれのゲート電極を形成し、前記第1導電層の上層に形成した第2導電層で前記一対のCMOSインバータの相互の入出力端子間を接続する一対の局所配線を形成し、前記第2導電層の上層に形成した第3導電層で前記駆動用MISFETのソース領域に接続される基準電圧線を形成し、前記基準電圧線を前記一対の局所配線と重なるように配置したことを特徴とする半導体集積回路装置。
IPC (4件)：
H01L 21/8244 ,  H01L 27/11 ,  H01L 21/8238 ,  H01L 27/092
FI (2件)：
H01L 27/10 381 ,  H01L 27/08 321 K
引用特許：
審査官引用 (6件)
  • 特開昭59-121868
  • 特開昭52-117063
  • 特開平4-218956
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