特許

J-GLOBAL ID：200903065433694708

半導体記憶装置

発明者： 黒田 謙一
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平5-282008
公開番号（公開出願番号）：特開平7-115141
出願日： 1993年10月14日
公開日（公表日）： 1995年05月02日
要約：

【要約】【目的】 1MOS・多キャパシタ型のFRAMの低コスト化を推進し、その動作特性を安定化する。【構成】 1MOS・多キャパシタ型のFRAM等において、その下部電極が共通結合される所定数の強誘電体キャパシタの一部又は全部を、対応する選択MOSFETQN0及びQN1等の上層にオーバーラップして形成するとともに、所定数の強誘電体キャパシタならびにその共通結合された下部電極となるサブデータ線d000及びd100等を、配線形成処理終了後、データ線等の金属配線層の上層に形成する。これにより、選択MOSFETと対応する所定数の強誘電体キャパシタを立体的に形成し、メモリアレイ部のレイアウト効率を高めることができるとともに、配線形成工程における熱処理が強誘電体キャパシタの保持特性に与える影響をなくすことができる。

請求項（抜粋）：

その一方の電極が所定数個ずつそれぞれ共通結合されその他方の電極が対応するプレート線に結合される強誘電体キャパシタと、上記所定数の強誘電体キャパシタの共通結合された一方の電極と対応するデータ線との間に設けられる選択MOSFETとを含むメモリアレイを具備し、上記所定数の強誘電体キャパシタの一部又は全部が対応する上記選択MOSFETの上層にオーバーラップして形成されることを特徴とする半導体記憶装置。

IPC (6件)：

H01L 21/8242 ,  H01L 27/108 ,  G11C 11/22 ,  G11C 14/00 ,  H01L 21/304 321 ,  H01L 27/10 451

FI (2件)：

H01L 27/10 325 J ,  G11C 11/34 352 A