特許
J-GLOBAL ID：200903065465802464

CMOS又はバイポーラ/CMOS製造法を用いたNチャネル及びPチャネル接合形電界効果トランジスタ及びCMOSトランジスタの製造方法

発明者：
リチャード・ビー・メリル

リチャード・ビー・メリル について

, 
ダグ・アール・ファレンコプフ

ダグ・アール・ファレンコプフ について


出願人/特許権者：
ナショナル セミコンダクタ コーポレイション

ナショナル セミコンダクタ コーポレイション について


代理人 (1件)： 古谷 馨 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-107908
公開番号（公開出願番号）：特開平6-021352
出願日： 1993年05月10日
公開日（公表日）： 1994年01月28日
要約：
【要約】【構成】 相補型金属酸化膜半導体トランジスタを同時に製造するよう修正されたCMOS製造法、或いはバイポーラトランジスタ及び相補型金属酸化膜半導体トランジスタを同時に製造するよう修正されたBiCMOS製造法を用いて、Nチャネル及びPチャネル接合形電界効果トランジスタを製造する方法である。基本的CMOS製造法を用いて接合形電界効果トランジスタを製造することは、マスクの変更と付加的なマスキング、エッチング及びイオン注入工程を要する。BiCMOS製造法を用いて接合形電界効果トランジスタを製造することは、マスクの変更のみを要する。【効果】 得られた集積回路は、良好に整合した安定なしきい電圧を有し、接合形電界効果トランジスタを入力段に用いることにより、低入力オフセット電圧、低入力オフセット電圧ドリフトオーバタイム、低入力電流、高利得及び低ノイズを得ることができる。
請求項（抜粋）：
第一の金属酸化膜半導体トランジスタ及び第一の金属酸化膜半導体トランジスタとは反対の型式のチャネル導電性を有する第二の金属酸化膜半導体トランジスタの要素を同時に製造している間に接合形電界効果トランジスタの要素を製造する方法であって、トランジスタの各々がソース、ドレーン、ゲート及びチャネル領域を有するものにおいて、該方法が、(a)第一の型式の導電性を有する半導体材料からなり、(i)第一の部分であって、一部が第二の金属酸化膜半導体トランジスタ(3)のチャネル領域を形成している第一の部分と、(ii)第一の導電型式とは反対の第二の導電型式のMOSチャネルウェル領域(13)であって、第一の金属酸化膜半導体(1)のチャネル領域を形成するMOSチャネルウェル領域を含む第二の部分とを含む基板(2)を準備する工程と、(b)不純物を基板の第一の部分の第一の選択領域(31,33)へと導入して第二の金属酸化膜半導体トランジスタのソース及びドレーンを、また基板の第一の部分の第二の選択領域(35)及び第三の選択領域(37)へと導入して接合形電界効果トランジスタ(5)のソース及びドレーンのそれぞれを、第一の選択領域、第二の選択領域及び第三の選択領域が第二の導電型式を有するように形成する工程と、(c)不純物を第三の選択領域により実質的に境界付けられた第四の選択領域(19)へと導入して接合形電界効果トランジスタのチャネル領域を、第四の選択領域が第二の導電型式を有するように形成する工程と、及び(d)不純物をMOSチャネルウェル領域の第五の選択領域(39,41)へと導入して第一の金属酸化膜半導体トランジスタのソース及びドレーンを、また第二の選択領域と第三の選択領域の間の第六の選択領域(43)へと導入して接合形電界効果トランジスタのゲートを、第五の選択領域及び第六の選択領域が第一の導電型式を有するように形成する工程とからなる方法。
IPC (2件)：
H01L 27/06 ,  H01L 27/092
FI (3件)：
H01L 27/06 F ,  H01L 27/06 321 B ,  H01L 27/08 321 A
引用特許：
出願人引用 (3件)
  • 特開昭55-146944
  • 特開昭61-085855
  • 特開昭52-103976
審査官引用 (3件)
  • 特開昭55-146944
  • 特開昭61-085855
  • 特開昭52-103976

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