特許
J-GLOBAL ID：200903065487197742
情報処理装置
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-015550
公開番号（公開出願番号）：特開平5-204663
出願日： 1992年01月30日
公開日（公表日）： 1993年08月13日
要約：
【要約】【目的】情報処理装置に関し、割込み抑止に必要な命令処理数を減らして高速化を図ることを目的とする。【構成】割込み抑止を規定するコード命令及びカウントのための最終値を指定するオペランドから成る割込み抑止命令を出力するCPUと、入力端から割込み要求信号が入力され、割込み抑止命令が出力されると出力端からの前記割込み要求信号の出力を抑止する信号抑止部、及び、カウントのための最終値が入力され、割込み抑止命令の出力後にCPUから出力される別の各命令が処理される度毎にカウントし、前記最終値迄カウントすると割込み要求信号の出力の抑止を解除する抑止解除信号を出力するカウンタを有する割込み抑止部とを備えるように構成する。
請求項（抜粋）：
割込み抑止を規定するコード命令及びカウントのための最終値を指定するオペランドから成る割込み抑止命令を出力するCPU(1)と、入力端から割込み要求信号が入力され、前記割込み抑止命令が出力されると出力端からの前記割込み要求信号の出力を抑止する信号抑止部(2A)、及び、前記カウントのための最終値が入力され、前記割込み抑止命令の出力後に前記CPU(1)から出力される別の各命令が処理される度毎にカウントし、前記最終値迄カウントすると前記割込み要求信号の出力の抑止を解除する抑止解除信号を出力するカウンタ(2B)を有する割込み抑止部(2)とを備え、前記割込み抑止命令の出力後前記別の各命令の処理の完了までの間、前記CPU(1)に対する割込み要求信号の入力を抑止することを特徴とする情報処理装置。
引用特許：
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