特許

J-GLOBAL ID：200903065558833114

半導体不揮発性記憶装置およびその製造方法

発明者： 守屋 博之
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-026246
公開番号（公開出願番号）：特開2000-223596
出願日： 1999年02月03日
公開日（公表日）： 2000年08月11日
要約：

【要約】【課題】フローティングゲート構造を有する選択トランジスタのゲート長を短くして高集積化が可能な半導体不揮発性記憶装置と製造方法を提供する。【解決手段】フローティングゲート型の半導体不揮発性記憶装置の半導体基板10の選択トランジスタ領域において、チャネル形成領域の上層に形成されたゲート絶縁膜20と、ゲート絶縁膜の上層に選択トランジスタ毎に分離して形成された第1導電層30aと、第1導電層の上層に形成された第2導電層31bと、第2導電層の上層に形成された中間絶縁膜22aと、中間絶縁膜の上層に形成された第3導電層35と、第1導電層の両側部における前記半導体基板中においてチャネル形成領域に接続して形成されたソース・ドレイン領域とを有し、第2導電層と第3導電層が選択トランジスタ領域の周辺領域において中間絶縁膜に形成された開口部CBSG を介して接続されている構成とする。

請求項（抜粋）：

フローティングゲートを有するメモリトランジスタと、当該メモリトランジスタを選択するための選択トランジスタとを有する半導体不揮発性記憶装置であって、チャネル形成領域を有する半導体基板の選択トランジスタ領域において、前記チャネル形成領域の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に前記選択トランジスタ毎に分離して形成された第1導電層と、前記第1導電層の上層に形成された第2導電層と、前記第2導電層の上層に形成された中間絶縁膜と、前記中間絶縁膜の上層に形成された第3導電層と、前記第1導電層の両側部における前記半導体基板中において前記チャネル形成領域に接続して形成されたソース・ドレイン領域とを有し、前記第2導電層と前記第3導電層が前記選択トランジスタ領域の周辺領域において接続されている半導体不揮発性記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (29件)：

5F001AA25 ,  5F001AB08 ,  5F001AD12 ,  5F001AD41 ,  5F001AD51 ,  5F001AD53 ,  5F001AD60 ,  5F001AG02 ,  5F001AG07 ,  5F001AG21 ,  5F083EP02 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER22 ,  5F083GA09 ,  5F083GA30 ,  5F083MA01 ,  5F083MA15 ,  5F083MA20 ,  5F083NA01 ,  5F083PR29 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55