特許
J-GLOBAL ID：200903065580586538
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平5-003697
公開番号（公開出願番号）：特開平6-216326
出願日： 1993年01月13日
公開日（公表日）： 1994年08月05日
要約：
【要約】【目的】本発明は、エンハンスメント型及びデプレッション型の電界効果型トランジスタが同一半導体基板上に形成された半導体装置の製造方法に関し、ゲート電極の形成プロセスに用いるマスクの枚数を減らし、半導体装置の製造効率を向上させることができる半導体装置の製造方法を提供するを目的とする。【構成】半導体基板上に形成された半導体層のうち、最上層であるバンドギャップの狭いコンタクト層を部分的に除去する際に、D型FETの形成される領域と、E型FETの形成される領域とで、除去パターンを変えることにより、コンタクト層とゲート電極の接触を防止するために絶縁領域にあるコンタクト層を除去する工程と、E型素子及びD型素子を作り分ける工程とを一枚のマスクを用いて同時に行い得るようにした。
請求項（抜粋）：
エンハンスメント型の電界効果型トランジスタと、デプレッション型の電界効果型トランジスタとを同一半導体基板上に形成する半導体装置の製造方法において、半導体基板上にチャネル層となる半導体層と、第一半導体層と、第一エッチングストッパ層と、第二半導体層と、第二エッチングストッパ層と、コンタクト層とが順に積層された基板を用意する工程と、前記エンハンスメント型の電界効果型トランジスタの第一ゲート電極が形成される第一ゲート電極形成領域と、前記第一ゲート電極形成領域まわりの第一絶縁領域と、前記デプレッション型の電界効果型トランジスタの第二ゲート電極が形成される第二ゲート電極形成領域まわりの第二絶縁領域とが開口した第一マスクを用いて、前記第一ゲート電極形成領域と前記第一絶縁領域と前記第二絶縁領域の前記コンタクト層を除去する工程と、前記第一ゲート電極形成領域と前記第二ゲート電極形成領域とが開口した第二マスクを用いて、前記第一ゲート電極形成領域の前記第二エッチングストッパ層を除去する工程と、前記第二マスクを用いて、前記第一ゲート電極形成領域の前記第二半導体層と、前記第二ゲート電極形成領域の前記コンタクト層を除去する工程と、前記第二マスクを用いて、前記第一ゲート電極形成領域の前記第一エッチングストッパ層と、前記第二ゲート電極形成領域の前記第二エッチングストッパ層とを除去する工程と、前記第二マスクを用いて、前記第一ゲート電極形成領域の前記第一半導体層と、前記第二ゲート電極形成領域の前記第二半導体層とを除去する工程と、前記チャネル層となる半導体層上の前記第一ゲート電極形成領域に前記第一ゲート電極を形成すると共に、前記第一エッチングストッパ層上の前記第二ゲート電極形成領域に前記第二ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 27/095
, H01L 21/338
, H01L 29/812
H01L 29/80 E
, H01L 29/80 H
