特許

J-GLOBAL ID：200903065593933083

電界放射型素子の製造方法

発明者： 服部 敦夫
出願人/特許権者： ヤマハ株式会社
代理人 (1件)： 高橋 敬四郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-175195
公開番号（公開出願番号）：特開2000-011858
出願日： 1998年06月22日
公開日（公表日）： 2000年01月14日
要約：

【要約】【課題】 ゲート径の寸法精度が高い電界放射型素子の製造方法を提供することを課題とする。【解決手段】 反射防止膜(12)を導電膜(10c)上に形成する工程と、反射防止膜上にフォトリソグラフィによりレジストパターン(12c)を形成する工程と、レジストパターンをマスクとしてエッチングを行い、反射防止膜及び導電膜に孔を形成する工程と、レジストパターンを除去する工程と、基板上に第1の犠牲膜を形成し、第1の犠牲膜をエッチバックすることにより導電膜の孔の側壁にサイドスペーサを残す工程と、基板上に第2の犠牲膜を形成し、その上に導電性のエミッタを形成する工程と、第2の犠牲膜の少なくとも一部を除去することによりエミッタを露出させる工程とを含む。

請求項（抜粋）：

(a)基板の表面に少なくとも1層以上からなる導電膜を形成する工程と、(b)前記導電膜上に反射防止膜を形成する工程と、(c)前記反射防止膜上にフォトリソグラフィによりレジストパターンを形成する工程と、(d)前記レジストパターンをマスクとしてエッチングを行い、前記反射防止膜に前記導電膜に達する孔を形成する工程と、(e)前記レジストパターン又は前記反射防止膜のいずれかをマスクとしてエッチングを行い、前記導電膜に前記基板に達する孔を形成する工程と、(f)前記工程(e)の前又は後に前記レジストパターンを除去する工程と、(g)前記導電膜を覆うように前記基板上に第1の犠牲膜を形成する工程と、(h)前記第1の犠牲膜をエッチバックすることにより前記導電膜の孔及び/又は前記反射防止膜の孔の側壁にサイドスペーサを残す工程と、(i)前記サイドスペーサを覆うように前記基板上に第2の犠牲膜を形成する工程と、(j)前記第2の犠牲膜上に導電性のエミッタを形成する工程と、(k)前記第2の犠牲膜の少なくとも一部を除去することにより前記エミッタを露出させる工程とを含む電界放射型素子の製造方法。

IPC (6件)：

H01J 9/02 ,  H01J 1/304 ,  H01J 29/04 ,  H01J 31/12 ,  H01L 21/027 ,  H01L 29/66

FI (6件)：

H01J 9/02 B ,  H01J 1/30 F ,  H01J 29/04 ,  H01J 31/12 C ,  H01L 29/66 ,  H01L 21/30 574

Fターム (9件)：

5C031DD09 ,  5C036EF01 ,  5C036EF06 ,  5C036EG02 ,  5C036EG12 ,  5F046PA02 ,  5F046PA03 ,  5F046PA04 ,  5F046PA05