特許

J-GLOBAL ID：200903065635207663

表示制御装置および表示装置

発明者： 東 正己
出願人/特許権者： シャープ株式会社
代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願2001-184003
公開番号（公開出願番号）：特開2003-005948
出願日： 2001年06月18日
公開日（公表日）： 2003年01月10日
要約：

【要約】【課題】表示メモリヘの表示制御回路からのアクセスによる、表示メモリヘのCPUからの描画アクセス時の速度低下を最小限にしながら、なおかつCPUからの描画アクセスのパフォーマンスを最大限にする。【解決手段】CPUI/F11、描画制御回路12、表示制御回路13、パネルI/F14、VRAMメモリアクセス調停回路17、VRAM18、表示タイミング制御回路19、CPUバス調停回路15および表示制御設定回路16が一つの半導体チップに集積され、CPUI/F11は、CPU2ヘのバスアクセスに対し追加の時間またはクロックを要求することなく、表示制御回路13からのVRAM18ヘのアクセス要求に応じてCPU2にバス開放要求信号101を出力し、またCPU2からのバス開放承認信号102を受け取るバス開放承認中に、表示のためのVRAM18に対するメモリアクセスを行う。

請求項（抜粋）：

表示データの情報処理を行う情報処理手段から、メモリ制御を行う描画制御手段を介した表示記憶手段へのメモリアクセスと、表示手段に表示させるための表示制御手段からの該表示記憶手段へのメモリアクセスとを切替制御するバス制御手段が設けられ、該表示制御手段により読出した該表示記憶手段の表示データを該表示手段に出力して表示制御を行う表示制御装置において、該情報処理手段と該描画制御手段を介した表示記憶手段との間の描画インタフェース手段がSDRAM(Synchronous Dynamic RAM)インタフェースで構成され、該表示記憶手段のデータバス幅を該情報処理手段のデータバス幅よりも大きくとるべく、少なくとも該描画インタフェース手段、バス制御手段、描画制御手段、表示制御手段および表示記憶手段を同一半導体チップ上に集積させ、該バス制御手段は、該表示制御手段から該表示記憶手段ヘのアクセス要求により該情報処理手段にバス開放要求信号を出力し、該情報処理手段からのバス開放承認信号を受け取るバス開放承認中に、該表示制御手段にバス開放する表示制御装置。

IPC (4件)：

G06F 3/153 336 ,  G06F 3/153 333 ,  G09G 5/00 ,  G09G 5/00 550

FI (4件)：

G06F 3/153 336 B ,  G06F 3/153 333 A ,  G09G 5/00 550 P ,  G09G 5/00 555 P

Fターム (13件)：

5B069LA12 ,  5C082AA01 ,  5C082BB13 ,  5C082BB15 ,  5C082BB22 ,  5C082BB25 ,  5C082BD02 ,  5C082DA53 ,  5C082DA63 ,  5C082DA76 ,  5C082DA86 ,  5C082EA08 ,  5C082MM02