特許

J-GLOBAL ID：200903065692587618

不揮発性半導体記憶装置及びその動作方法

発明者： 田中 達也
出願人/特許権者： 株式会社東芝
代理人 (7件)： 三好 秀和 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2004-297605
公開番号（公開出願番号）：特開2006-114078
出願日： 2004年10月12日
公開日（公表日）： 2006年04月27日
要約：

【課題】ダミーセルのデータ変化により、メモリセルのしきい値シフトを検出し、メモリセルの書き込み動作、読み出し動作を実行する。【解決手段】カラム方向に延伸する複数のビット線BLj-1,BLj,...とロウ方向に延伸する複数のワード線WL0〜WL15との交差部に配置され、コントロールゲート,フローティングゲートからなる積層構造を有するメモリセルトランジスタM0〜M15と、カラム方向に延伸するダミービット線DBLと複数のワード線との交差部に配置され、メモリセルトランジスタに接続されるワード線と共通に接続されるダミーセルトランジスタDC0〜DC15と、ダミーセルの読み出しデータをダミーセルに書き込まれた既知のパターンデータと比較し、ダミーセルのしきい値電圧シフトに応じて、メモリセルの読み出ししきい値電圧を調整するワード線電圧トリミング回路12とを備える不揮発性半導体記憶装置及びその動作方法。【選択図】図3

請求項（抜粋）：

カラム方向に延伸する複数のビット線及びダミービット線と、 ロウ方向に延伸する複数のワード線と、 前記ビット線と前記ワード線との交差部に配置され、前記ワード線に接続されたコントロールゲート,フローティングゲート及び前記コントロールゲートと前記フローティングゲートの間のゲート間絶縁膜を含む積層構造を有するメモリセルトランジスタと、 前記ダミービット線と前記ワード線との交差部に配置され、前記ワード線に接続されたダミーセルコントロールゲート,ダミーセルフローティングゲート及び前記ダミーセルコントロールゲートと前記ダミーセルフローティングゲートとの間のダミーセルゲート間絶縁膜を含む積層構造を有するダミーセルトランジスタと、 前記ダミーセルトランジスタの読み出しデータを前記ダミーセルトランジスタに書き込まれた既知のパターンデータと比較し、前記ダミーセルトランジスタのしきい値電圧シフトの方向を把握し、前記しきい値シフトに応じて、前記メモリセルトランジスタの読み出ししきい値電圧を調整するワード線電圧トリミング回路 とを備えることを特徴とする不揮発性半導体記憶装置。

IPC (3件)：

G11C 16/02 ,  G11C 16/04 ,  G11C 16/06

FI (4件)：

G11C17/00 601Q ,  G11C17/00 624 ,  G11C17/00 633B ,  G11C17/00 622E

Fターム (11件)：

5B125BA01 ,  5B125BA19 ,  5B125CA19 ,  5B125CA28 ,  5B125DA09 ,  5B125EA01 ,  5B125EA03 ,  5B125EA05 ,  5B125EC06 ,  5B125EJ05 ,  5B125FA01

引用特許：

出願人引用 (1件)

• 不揮発性半導体記憶装置及びデータ消去方法
  公報種別：再公表公報   出願番号：JP2000009109   出願人：富士通株式会社