特許
J-GLOBAL ID：200903065693414679
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-277912
公開番号（公開出願番号）：特開平6-104284
出願日： 1992年09月21日
公開日（公表日）： 1994年04月15日
要約：
【要約】【目的】 ゲート・ソース間抵抗(Rs)が劣化することなく高耐圧化し、且つ、ゲート抵抗(Rg)が増大化することなくゲート長(Lg)の短縮化が図られた半導体装置とその製造方法を提供することを目的とする。【構成】 ゲートリセス2bのドレイン電極側の側部にn型活性層2よりも不純物濃度が小さいn- 層3を配設し、該ゲートリセス2bにそのゲート長(Lg)を短縮化して形成するゲート電極7aを、その上部がドレイン電極側に延びた形状に形成する。
請求項（抜粋）：
ソース電極とドレイン電極の間の半導体層に、その底面が該半導体層内のn型活性層に達するゲートリセスを形成し、該ゲートリセスにゲート電極を形成してなる半導体装置において、上記ゲートリセスのドレイン電極側の側部に、該ゲートリセスのドレイン電極側の側壁を構成する上記活性層に比べて不純物濃度が低いn- 層が配設され、且つ、上記ゲート電極の上部が、上記ドレイン電極側に延びた形状に形成されていることを特徴とする半導体装置。
IPC (2件)：
H01L 21/338
, H01L 29/812
