特許

J-GLOBAL ID：200903065737797694

半導体装置の製造方法

発明者： 寺谷 昭美
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 児玉 俊英
公報種別：公開公報
出願番号（国際出願番号）：特願2000-144249
公開番号（公開出願番号）：特開2001-326278
出願日： 2000年05月17日
公開日（公表日）： 2001年11月22日
要約：

【要約】【課題】 デュアルダマシンプロセスにおいて、配線溝を形成する際に、溝用ストッパー膜のリング状の残渣を形成することなく、配線材料の良好な埋込みを行うことのできる半導体装置の製造方法を提供する。【解決手段】 レジストパターン11をマスクとして、上部層間絶縁膜7が溝用ストッパー膜6に対して、従来よりさらに高選択な、エッチング選択比が10以上の条件でドライエッチングを行い、上部層間絶縁膜7を溝用ストッパー膜6までエッチングして配線溝12を形成する。

請求項（抜粋）：

半導体基板上の下部配線上に第1のストッパー膜、下部層間絶縁膜、第2のストッパー膜、上部層間絶縁膜を順次形成する工程と、上記上部層間絶縁膜、上記第2のストッパー膜、上記下部層間絶縁膜をエッチングして上記第1のストッパー膜上に接続孔を開口する工程と、上記接続孔内に有機化合物を埋込む工程と、上記上部層間絶縁膜上に形成したレジストパターンをマスクとして上記上部層間絶縁膜を上記第2のストッパー膜までエッチングして、上記接続孔と連通する配線溝を形成する工程と、上記有機化合物および上記レジストパターンを同時に除去する工程と、上記第1および第2のストッパー膜を除去する工程と、上記配線溝内と上記接続孔内とに上部配線材料を埋込む工程と、を備えた半導体装置の製造方法において、上記配線溝を形成する場合に、上記上部層間絶縁膜のエッチングを、上記第2のストッパー膜に対するエッチング選択比が10以上の高選択エッチングで行うようにしたことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/768 ,  H01L 21/3065 ,  H01L 21/3213

FI (3件)：

H01L 21/90 A ,  H01L 21/302 J ,  H01L 21/88 D

Fターム (41件)：

5F004AA02 ,  5F004BA04 ,  5F004BA14 ,  5F004DA00 ,  5F004DA23 ,  5F004DA26 ,  5F004DA30 ,  5F004DB03 ,  5F004DB23 ,  5F004EB03 ,  5F033HH08 ,  5F033HH09 ,  5F033HH11 ,  5F033HH19 ,  5F033JJ01 ,  5F033JJ08 ,  5F033JJ09 ,  5F033JJ11 ,  5F033JJ19 ,  5F033MM02 ,  5F033MM19 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ19 ,  5F033QQ21 ,  5F033QQ23 ,  5F033QQ25 ,  5F033QQ31 ,  5F033QQ34 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ92 ,  5F033QQ96 ,  5F033RR04 ,  5F033RR06 ,  5F033SS04 ,  5F033SS11 ,  5F033SS15 ,  5F033TT02 ,  5F033XX09 ,  5F033XX21