特許
J-GLOBAL ID：200903065772619561
リプレース抑制型キャッシュ制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 幸男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-108005
公開番号（公開出願番号）：特開平7-295891
出願日： 1994年04月22日
公開日（公表日）： 1995年11月10日
要約：
【要約】【目的】 無用なリプレースを抑制し、キャッシュメモリの機能を維持する。【構成】 キャッシュブロック0〜nに対し、2つのキャッシュタグA0〜An及びB0〜Bnを設け、アドレスタグとこれらのキャッシュタグA0〜An及びB0〜Bnとを比較器11、12で比較する。キャッシュ制御部13では、同一のインデクスについての1回だけのキャッシュミスに対してはキャッシュブロック0〜nのいずれかのリプレースを行なわず、2回キャッシュミスが生じたときに初めてキャッシュブロック0〜nのいずれかのリプレースを行なう。また、キャッシュタグA0〜Anのいずれかが無効でキャッシュブロック0〜nのいずれかの内容が無効のときは、直ちに主記憶ブロックがそのキャッシュブロック0〜nのいずれかに転送される。
請求項（抜粋）：
キャッシュメモリ上のキャッシュブロックと対応するキャッシュタグとは別個に設けられた他のキャッシュタグと、当該キャッシュタグ及び他のキャッシュタグと、プロセッサが出力するアドレスタグとを比較する比較器と、前記アドレスタグが前記キャッシュブロックと対応するキャッシュタグと異なり且つ前記他のキャッシュタグとも異なるとき、前記アドレスタグを前記他のキャッシュタグに設定し、前記アドレスタグが前記キャッシュブロックと対応するキャッシュタグと異なり且つ前記他のキャッシュタグと等しいとき、主記憶装置上の主記憶ブロックを前記キャッシュブロックに転送するキャッシュ制御部とを備えたことを特徴とするリプレース抑制型キャッシュ制御装置。
IPC (2件)：
前のページに戻る
