特許

J-GLOBAL ID：200903065786090300

フエーズ・ロツクド・ループ回路

発明者： 小 川 敦
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-230547
公開番号（公開出願番号）：特開平5-075449
出願日： 1991年09月10日
公開日（公表日）： 1993年03月26日
要約：

【要約】【目的】 IC回路化が容易なフェーズ・ロックド・ループ回路装置を提供する。【構成】 制御信号によって発振周波数が制御される発振手段と、入力信号と、前記発振手段からの出力信号に応じた信号との位相を比較して、位相差に応じた位相比較信号を出力する位相比較手段と、前記位相比較信号の低域成分に応じた低域信号を検波信号として出力するローパスフィルタと、前記位相比較信号の高域成分に応じた高域信号を出力する高域信号出力手段と、前記低域信号と高域信号を加算して前記制御信号を生成し、その制御信号を前記発振手段に加える信号加算手段と、を備えるものとして構成される。

請求項（抜粋）：

制御信号によって発振周波数が制御される発振手段と、入力信号と、前記発振手段からの出力信号に応じた信号との位相を比較して、位相差に応じた位相比較信号を出力する位相比較手段と、前記位相比較信号の低域成分に応じた低域信号を検波信号として出力するローパスフィルタと、前記位相比較信号の高域成分に応じた高域信号を出力する高域信号出力手段と、前記低域信号と高域信号を加算して前記制御信号を生成し、その制御信号を前記発振手段に加える信号加算手段と、を備えることを特徴とするフェーズ・ロックド・ループ回路。