特許

J-GLOBAL ID：200903065815646150

薄膜トランジスタの製造方法

発明者： 瀬 戸 俊 祐
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-143021
公開番号（公開出願番号）：特開2001-326357
出願日： 2000年05月16日
公開日（公表日）： 2001年11月22日
要約：

【要約】【課題】 ゲート電極材からの金属の溶出を防ぐことにより、製品の歩留まりを向上させることのできる薄膜トランジスタの製造方法を提供する。【解決手段】 基板上の第1領域及び第2領域にそれぞれ第1半導体層及び第2半導体層を形成する工程と、第1半導体層及び第2半導体層を覆ってゲート絶縁膜を形成する工程と、 ゲート絶縁膜上にゲート電極材を成膜し、第1半導体層上及び第2半導体層上の領域にそれぞれ第1ゲート電極及び第2ゲート電極を一括にパターン形成する工程と、第1ゲート電極及び第2ゲート電極を覆って保護膜を形成する工程と、第1半導体層と第2半導体層が形成された基板に対して保護膜上から不純物をドーピングするドーピング工程と、を有し、ドーピング工程が、複数回行われることを特徴とする。

請求項（抜粋）：

基板上の第1領域及び第2領域にそれぞれ第1半導体層及び第2半導体層を形成する工程と、前記第1半導体層及び第2半導体層を覆ってゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極材を成膜し、前記第1半導体層上及び第2半導体層上の領域にそれぞれ第1ゲート電極及び第2ゲート電極を一括にパターン形成する工程と、前記第1ゲート電極及び第2ゲート電極を覆って保護膜を形成する工程と、前記第1半導体層と前記第2半導体層が形成された基板に対して前記保護膜上から不純物をドーピングするドーピング工程と、を有し、前記ドーピング工程が、複数回行われることを特徴とする薄膜トランジスタの製造方法。

IPC (3件)：

H01L 29/786 ,  H01L 21/336 ,  G02F 1/1368

FI (3件)：

H01L 29/78 616 L ,  G02F 1/136 500 ,  H01L 29/78 616 A

Fターム (31件)：

2H092GA59 ,  2H092HA28 ,  2H092JA25 ,  2H092JB57 ,  2H092KA04 ,  2H092KA05 ,  2H092KB24 ,  2H092MA27 ,  2H092MA37 ,  2H092MA41 ,  2H092NA17 ,  2H092NA29 ,  5F110AA26 ,  5F110AA30 ,  5F110BB02 ,  5F110CC02 ,  5F110DD02 ,  5F110DD13 ,  5F110DD14 ,  5F110DD17 ,  5F110GG02 ,  5F110GG13 ,  5F110HJ01 ,  5F110HJ12 ,  5F110HJ21 ,  5F110HJ23 ,  5F110HM15 ,  5F110NN02 ,  5F110NN23 ,  5F110PP03 ,  5F110QQ11