特許
J-GLOBAL ID：200903065829812401
イネーブル端子付き出力バッファ回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-009639
公開番号（公開出願番号）：特開平6-224732
出願日： 1993年01月25日
公開日（公表日）： 1994年08月12日
要約：
【要約】【目的】CMOS集積回路に用いられるイネーブル端子付き大電流駆動出力バッファ回路における隣接配線からのノイズの影響を少なくする。【構成】データ入力端子101,イネーブル端子102,インバータ103,2入力NANDゲート104,2入力NORゲート105,小電流駆動の出力駆動用PチャネルMOSトランジスタ114およびNチャネルMOSトランジスタ115から構成される通常構成の第1の出力バッファと、2入力NANDゲート104の出力の遅延回路106を通す前と通した後の信号のOR論理によって駆動される大電流駆動のPチャネルMOSトランジスタ114と2入力NORゲート105の出力の遅延回路107を通す前と通した後の信号のAND論理によって駆動される大電流駆動のNチャネルMOSトランジスタ115によって構成される第2の出力バッファを有している。
請求項（抜粋）：
小なる電流駆動能力をもつCMOSトランジスタ構成の第1の出力バッファと、大なる電流駆動能力をもつCMOSトランジスタ構成の第2の出力バッファとを有し、前記第1の出力バッファは、データ入力端子とイネーブル端子とを入力とする第1の2入力NANDゲートと、前記イネーブル端子を入力とする第1のインバータと、前記データ入力端子と前記第1のインバータの出力を入力とする第1の2入力NORゲートと、前記第1の2入力NANDゲートの出力をゲート入力とする第1の出力駆動用PチャネルMOSトランジスタと、前記第1の2入力NORゲートの出力をゲート入力とする第1の出力駆動用NチャネルMOSトランジスタとより構成され、前記第2の出力バッファは、前記第1の2入力NANDゲートの出力を入力とする正転論理の第1の遅延回路と、前記第1の2入力NORゲートの出力を入力とする正転論理の第2の遅延回路と、前記第1の遅延回路の出力と前記第1の2入力NANDゲートの出力とを入力とする第2の2入力NORゲートと、前記第2の遅延回路の出力と前記第1の2入力NORゲートの出力とを入力とする第2の2入力NANDゲートと、前記第2の2入力NORゲートの出力を入力とする第2のインバータと、前記第2の2入力NANDゲートの出力を入力とする第3のインバータと、前記第2のインバータの出力をゲート入力とする第2の出力駆動用PチャネルMOSトランジスタと、前記第3のインバータの出力をゲート入力とする第2の出力駆動用NチャネルMOSトランジスタとより構成されることを特徴とするイネーブル端子付き出力バッファ回路。
IPC (4件)：
H03K 19/0175
, H03K 17/16
, H03K 17/687
, H03K 19/003
H03K 19/00 101 J
, H03K 17/687 F
, H03K 19/00 101 F
