特許

J-GLOBAL ID：200903065832750778

半導体装置

発明者： ルディクイーズ アドリアヌス ダブリュー
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (1件)： 津軽 進 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-571504
公開番号（公開出願番号）：特表2002-525878
出願日： 1999年09月08日
公開日（公表日）： 2002年08月13日
要約：

【要約】(ハーフ)ブリッジのようなラテラルDMOST型のトランジスタを有する回路の重要なアプリケーションでは、出力部の電圧は、誘導的な負荷の場合に、供給電圧又はアース電位よりも高いか低くなるようにしてもよい。電荷キャリアを基板に送り込むことが、前記p型埋込層の下のp型埋込層とn型埋込層により基板から低い側のトランジスタのドレインを基板からスクリーニングすることにより妨げられる。n型埋込層とn型ドレインとの間の寄生的なnpn作用を回避するために、トランジスタの端部のバックゲートばかりでなくトランジスタの中央部のバックゲート領域も、例えばp型ウェルによりp型埋込層に接続される。結果として、比較的高い抵抗の埋込層を通じて、ポテンシャルが十分に画定され、その結果前記npn作用が妨げられる。

請求項（抜粋）：

第1の導電型の半導体基板と、この基板上に設けられた、半導体部の表面に境界付けられるエピタキシャル半導体層とを持つ、当該半導体部を有するラテラルDMOS型トランジスタを備えた半導体装置であって、該半導体部が前記エピタキシャル層と前記基板との間のインタフェース部に第1の導電型の層領域及び反対の第2の導電型の埋込層を具備し、前記埋込層が前記層領域と前記基板との間に拡がって、前記層領域と前記基板とを電気的に絶縁し、該半導体部の表面で境界付けられ、第2の導電型のソース領域と、第2の導電型の中間のわずかにドープされたドレイン拡張部により、前記バックゲート領域から分離され当該バックゲート領域の間に位置する多数のドレイン区域とを各々具備する少なくとも3個の互いに分離されたバックゲート領域が、前記埋込層と前記表面との間に位置する前記エピタキシャル層の一部に形成される、半導体装置において、前記バックゲート領域のそれぞれが前記第1の導電型の区域により前記第1の導電型の前記層領域に導電接続されていることを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 21/8234 ,  H01L 27/088

FI (2件)：

H01L 29/78 301 D ,  H01L 27/08 102 B

Fターム (23件)：

5F048AC01 ,  5F048AC06 ,  5F048AC10 ,  5F048BA07 ,  5F048BA12 ,  5F048BB05 ,  5F048BC07 ,  5F048BH01 ,  5F140AA17 ,  5F140AB04 ,  5F140AC21 ,  5F140BA01 ,  5F140BA16 ,  5F140BB13 ,  5F140BD18 ,  5F140BF01 ,  5F140BF04 ,  5F140BF42 ,  5F140BH30 ,  5F140BH43 ,  5F140CC02 ,  5F140CD01 ,  5F140CD02