半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：首藤宏平
公報種別：公開公報
出願番号（国際出願番号）：特願2007-139735
公開番号（公開出願番号）：特開2008-294310
出願日： 2007年05月25日
公開日（公表日）： 2008年12月04日
要約：

【課題】階層化されたメモリセルアレイを構成し、メモリセルを高密度に配置可能でビット線抵抗の増大に起因する動作速度の低下を防止可能な半導体記憶装置を提供する。【解決手段】本発明の半導体記憶装置は、ワード線WLと、これに交差するグローバルビット線GBLと、グローバルビット線GBLに沿ってN本に区分されたローカルビット線LBLと、ワード線WLとローカルビット線LBLの交点に形成され下方に配置されたローカルビット線LBLと接続される縦型のNMOSトランジスタN0を有する複数のメモリセルMCを含むN個のメモリセルアレイと、メモリセルMCからローカルビット線LBLに読み出された信号を増幅するローカルセンスアンプ12と、ローカルセンスアンプ12からグローバルビット線GBLを経由して伝送される信号を入出力線に接続するグローバルセンスアンプ11を備えて構成される。【選択図】図4

請求項（抜粋）：

複数のワード線と、前記複数のワード線と交差する複数のグローバルビット線と、各々の前記グローバルビット線に沿ってN本に区分され、前記複数のグローバルビット線と等しいピッチで配列された複数のローカルビット線と、前記複数のワード線と前記複数のローカルビット線の交点に形成され、下方に配置された前記ローカルビット線と接続される縦型のトランジスタ構造を有する複数のメモリセルを含み、前記ローカルビット線の区分に対応して配置されたN個のメモリセルアレイと、選択された前記メモリセルから各々の前記ローカルビット線に読み出された信号を増幅し、前記グローバルビット線に出力する複数のローカルセンスアンプと、選択された前記メモリセルに対応する前記ローカルセンスアンプから各々の前記グローバルビット線を経由して伝送される信号を入出力線に接続する複数のグローバルセンスアンプと、を備えることを特徴とする半導体記憶装置。

IPC (5件)：

H01L 21/824 , H01L 27/108 , G11C 11/409 , H01L 27/10 , G11C 11/401

FI (6件)：

H01L27/10 671A , G11C11/34 362B , H01L27/10 481 , H01L27/10 621C , G11C11/34 371K , H01L27/10 681G

Fターム (26件)：

5F083AD06 , 5F083AD24 , 5F083GA02 , 5F083JA35 , 5F083KA06 , 5F083LA03 , 5F083LA12 , 5F083PR43 , 5F083PR44 , 5F083PR45 , 5F083PR53 , 5F083PR54 , 5F083PR55 , 5F083ZA04 , 5M024AA42 , 5M024AA63 , 5M024BB13 , 5M024CC20 , 5M024CC53 , 5M024CC90 , 5M024HH20 , 5M024LL11 , 5M024PP01 , 5M024PP03 , 5M024PP05 , 5M024PP07

引用特許：

出願人引用 (2件)

半導体記憶装置とその製造方法
公報種別：公開公報出願番号：特願2000-275336 出願人：株式会社東芝
特許第3745392号公報

審査官引用 (8件)

半導体記憶装置
公報種別：公開公報出願番号：特願平6-207766 出願人：株式会社東芝
半導体メモリ
公報種別：公開公報出願番号：特願平10-072867 出願人：松下電器産業株式会社
特開平4-153977

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