特許
J-GLOBAL ID：200903065899717201
半導体基板への薄膜形成工程における薄膜厚さ制御方法
発明者：
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出願人/特許権者：
代理人 (1件)：
八田 幹雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-262461
公開番号（公開出願番号）：特開2000-091251
出願日： 1999年09月16日
公開日（公表日）： 2000年03月31日
要約：
【要約】【課題】 モニターリングウェーハによって算出された代表薄膜厚さと目標薄膜厚さとの偏差を補正するために補正温度を算出してこれをフィードバックして制御することによって反応炉内部における薄膜厚さ偏差を克服する。【解決手段】 複数枚のモニターリングウェーハを複数個に仮想分割された反応炉の所定領域にローディングした状態で薄膜形成工程を進行して各モニターリングウェーハの平均薄膜厚さを算出して特定領域の平均薄膜厚さが目標薄膜厚さに到達するようにデポジションタイムを補正した後、特定領域を除いた残り領域の工程温度及び工程ガスを補正して残り領域の薄膜厚さの均一性を増加させる。
請求項（抜粋）：
薄膜形成工程が進められる反応炉の内部を複数個の領域に分割設定し、前記領域に複数枚のモニターリングウェーハをローディングした後、既存デポジションタイムと工程温度を参考にして前記モニターリングウェーハに薄膜形成工程を遂行する段階と、薄膜形成工程が終了した前記モニターリングウェーハの平均薄膜厚さを算出して第1記憶手段に記憶する段階と、前記複数個の領域のうち基準領域に位置したモニターリングウェーハの平均薄膜厚さが目標薄膜厚さに到達されるように第2記憶手段に記憶されたデポジションタイム補正演算式によってデポジションタイムを算出する段階と、前記補正されたデポジションタイムを適用した状態で前記分割された各々の領域における代表薄膜厚さを前記第2記憶手段に記憶された代表薄膜厚さ演算式によって各々算出する段階と、前記算出された代表薄膜厚さに影響を及ぼす工程温度を前記第2記憶手段に記憶された工程温度補正演算式によって算出して前記第1記憶手段に記憶する段階と、前記第1記憶手段に記憶されている補正されたデポジションタイム及び補正された工程温度によって薄膜形成工程を遂行する段階と、を含むことを特徴とする半導体基板への薄膜形成工程における薄膜厚さ制御方法。
IPC (2件)：
FI (2件)：
H01L 21/205
, H01L 21/66 P
