特許

J-GLOBAL ID：200903065982187630

強誘電体メモリ回路及びこれが形成された集積回路装置

発明者： 中林 謙一 ,  川嶋 将一郎
出願人/特許権者： 富士通株式会社
代理人 (1件)： 松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願2002-037518
公開番号（公開出願番号）：特開2003-242772
出願日： 2002年02月15日
公開日（公表日）： 2003年08月29日
要約：

【要約】【課題】誤読み出しの可能性を低減する。【解決手段】互いに逆方向の残留分極が生ずるように書き込まれる一対の相補的な強誘電体キャパシタ31A及び31Bと、これらにそれぞれノードN2A及びN2Bを介し直列接続された抵抗RA及びRBと、ノードN2A及びN2Bの電位のいずれが先に閾値Vthを横切ったかにより読み出し値を検出する比較回路45Xと、抵抗RA及びRBにそれぞれ並列接続されたスイッチ素子SW1及びSW2と、リード時に、強誘電体キャパシタ31A及び31Bに接続されたノードN5A及びN5Bに0Vを印加させると共に抵抗RA及びRBに接続されたノードN1に電源電位VDDを印加させ、読み出し値検出後に、スイッチ素子SW1及びSW2をオンにすると共に、ノードN5A及びN5Bに電源電位VDDを印加させる制御回路CTとを備えている。

請求項（抜粋）：

互いに逆方向の残留分極が生ずるように書き込まれる一対の相補的な第1及び第2強誘電体キャパシタと、該第1強誘電体キャパシタの第1電極に第1端が接続された第1抵抗素子と、該第2強誘電体キャパシタの第1電極に第1端が接続された第2抵抗素子と、該第1抵抗素子の第1端の電位と該第2抵抗素子の第1端の電位とに基づいて記憶値を判定する比較回路と、リード時に、該第1及び第2強誘電体キャパシタの各第2電極に第1電位を印加させると共に該第1及び第2抵抗素子の各第2端に該第1電位と異なる第2電位を印加させる制御回路と、を有することを特徴とする強誘電体メモリ回路。

IPC (2件)：

G11C 11/22 501 ,  H01L 27/105

FI (2件)：

G11C 11/22 501 A ,  H01L 27/10 444 B

Fターム (4件)：

5F083FR03 ,  5F083GA11 ,  5F083LA03 ,  5F083LA10