特許
J-GLOBAL ID：200903066042850353
薄膜トランジスタおよび薄膜トランジスタアレイ
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平7-320506
公開番号（公開出願番号）：特開平9-162412
出願日： 1995年12月08日
公開日（公表日）： 1997年06月20日
要約：
【要約】【課題】 アクティブマトリックス液晶パネルに用いる、リーク電流を低減した薄膜トランジスタと、該薄膜トランジスタを備え、かつ、小さな面積で大きな蓄積容量を形成できる薄膜トランジスタアレイとを提供する。【解決手段】 活性層207を第1ゲート電極203および第2ゲート電極209で挟み、オフセット領域206を第3ゲート電極202および第4ゲート電極211と重なる構造とすることにより、高いオン電流と低いリーク電流を同時に実現する。画素の電位低下を抑制する蓄積容量は透明画素電極223と第3蓄積容量用電極222の聞、第3蓄積容量用電極222と第2蓄積容量用電極221の間、第2蓄積容量用電極221と第1蓄積容量用電極220の間に形成されることにより、小さな面積で大きな蓄積容量を形成することができる。
請求項（抜粋）：
活性層およびソース・ドレイン領域からなる半導体層と、前記半導体層下部に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜下部に、前記活性層と重なるようにして形成された第1ゲート電極と、前記半導体層上部に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に、前記活性層と重なるようにして形成された第2ゲート電極と、前記第2ゲート絶縁膜上部に形成された第1層間絶縁膜とを有する薄膜トランジスタにおいて、前記半導体層の前記活性層と、前記ソース・ドレイン領域との間に形成された、不純物濃度が低い半導体層からなるオフセット領域と、前記第1ゲート電極と電気的に接続され、少なくとも前記オフセット領域と重なるようにして形成され、かつ、前記ソース・ドレイン領域と重ならないようにして形成された第3ゲート電極と、前記第2ゲート電極と電気的に接続され、少なくとも前記オフセツト領域と重なるようにして形成され、かつ、前記ソース・ドレイン領域と重ならないようにして形成された第4ゲート電極とを有し、かつ、前記半導体層と前記第1ゲート電極との間に形成された前記第1ゲート絶縁膜の膜厚d1と、前記半導体層と前記第3ゲート電極との間に形成された前記第1ゲート絶縁膜の膜厚d3との間にはd3>d1なる関係を有し、かつ、前記半導体層と前記第2ゲート電極との間に形成された前記第2ゲート絶縁膜の膜厚d2と、前記半導体層と前記第4ゲート電極との間に形成された前記第2ゲート絶縁膜および前記第1層間絶縁膜の膜厚d4との間にはd4>d2なる関係を有していることを特徴とする薄膜トランジスタ。
IPC (3件)：
H01L 29/786
, H01L 21/336
, G02F 1/136 500
H01L 29/78 612 Z
, G02F 1/136 500
, H01L 29/78 617 N
, H01L 29/78 617 A
