半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：則近憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平6-206249
公開番号（公開出願番号）：特開平8-070056
出願日： 1994年08月31日
公開日（公表日）： 1996年03月12日
要約：

【要約】【目的】本発明の目的は、素子分離領域のもつ電気的絶縁性を安定かつ高耐圧に確保でき、かつ、シールド用電極材にソース電位を転送できるように構成することにある。【構成】例えば、NAND型不揮発性半導体装置のシールド用電極材を素子分離領域内に埋込むことによって構成される。

請求項（抜粋）：

第1導電型半導体基板に第2導電型ウェルが形成され、前記第2導電型ウェル内に、浮遊ゲートと制御ゲートが積層されたFETMOS構造のメモリセルがそのソース、ドレインを隣接するもの同士で共用する形で直列接続されてNANDセルを構成しつつマトリクス配列されたメモリセルアレイを有し、各NANDセルの一端部のドレインは選択ゲートを介して列方向に走るビット線に接続され、各NANDセル内の制御ゲートは行方向に並ぶNANDセルについて連続的に配設されてワールド線を構成する不揮発性半導体記憶装置において、シールド用電極材が素子分離領域内に埋込まれていることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 27/115

FI (2件)：

H01L 29/78 371 , H01L 27/10 434

引用特許：

審査官引用 (3件)

特開平3-102877
特開平3-167838
特開平3-064042

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