特許
J-GLOBAL ID：200903066112272867
データ遅延制御方式
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-003504
公開番号（公開出願番号）：特開平5-189340
出願日： 1992年01月13日
公開日（公表日）： 1993年07月30日
要約：
【要約】【構成】メモリ5,6,7を並列に最低3組以上配置し、1つの受信データ列を同時にそれぞれのメモリに書き込み、メモリ書き込みアドレス制御部1,2,3は複数のメモリ5,6,7にそれぞれ異なる任意の時間位相を持つ書き込みアドレス制御を行ない、メモリの読み出しアドレス制御部8により書き込み完了時からデータ列の伝送路遅延時間変動より少し遅れた時間経過後に行う場合に、この複数の書き込み制御信号と読み出し制御信号とをそれぞれ比較判定する位相比較判定器10と、この位相比較判定結果を認知し書き込みと読み出しの時間位相余裕を判定してメモリを選択して読み出す選択回路9とを有する。【効果】位相比較判定器とセレクタとを備えることにより、読み出しメモリを切り替えることで読み出し完了前に、次の書き込みが開始されることを回避できる。
請求項（抜粋）：
連続する受信データ列とこの受信データ列に付随する書き込みクロックとを入力し、随時書き込み読みだし可能な複数個の直並列接続されたメモリと、これらのメモリに受信データ列に付随するクロックで書き込み制御するメモリ書き込みアドレス制御部と、前記メモリから読み出すクロックで動作するメモリ読み出しアドレス制御部とを有するデータ遅延制御方式において、前記メモリを並列に最低3組以上配置し、1つの受信データ列を同時にそれぞれのメモリに書き込み前記メモリ書き込みアドレス制御部は複数のメモリにそれぞれ異なる任意の時間位相を持つ書き込みアドレス制御を行ない、メモリの読み出しを書き込み完了時から前記データ列の伝送路遅延時間変動より少し遅れた時間経過後に行う場合に、この前記複数の書き込み制御信号と前記読み出し制御信号とをそれぞれ比較判定する位相比較判定器と、この位相比較判定結果を認知し書き込み読み出しの時間位相余裕を判定してメモリを選択して読み出す選択回路とを有することを特徴とするデータ遅延制御方式。
IPC (3件)：
G06F 13/00 353
, H04B 7/15
, H04J 3/00
