特許
J-GLOBAL ID：200903066118313417
欠陥データ無効化回路及び方法
発明者：
出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-268621
公開番号（公開出願番号）：特開平7-182238
出願日： 1994年11月01日
公開日（公表日）： 1995年07月21日
要約：
【要約】【目的】 キャッシュメモリ内の欠陥データビットを修復することができない場合に、その欠陥ビットをマイクロプロセサに対してアクセス不能とさせることを目的とする。【構成】 本発明は、マイクロプロセサメモリサイクル期間中にタグRAM内に格納されている欠陥データアドレスが供給されたことを検知し且つその欠陥データに対する有効ビットを所定の論理レベルとさせるアドレス検知回路を使用している。欠陥データと関連する有効ビットが所定の論理レベルへ設定されると、タグRAMは「ミス」条件を表わす信号を発生する。この「ミス」条件がマイクロプロセサへ伝達され、マイクロプロセサはそのデータをメインメモリからアクセスせねばならず、従って欠陥データは実効的にバイパスされる。
請求項（抜粋）：
キャッシュメモリにおける欠陥データ位置無効化回路において、キャッシュメモリ内に格納されているデータに対応する複数個のアドレスを格納し且つ有効ビット入力及びマッチ出力を有するタグRAMが設けられており、前記有効ビット入力の値を制御することによって欠陥キャッシュメモリデータを無効化させ且つ前記欠陥データ位置を無効状態に保持する無効化回路が設けられている、ことを特徴とする欠陥データ位置無効化回路。
IPC (2件)：
G06F 12/08 310
, G06F 12/16 310
