半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：柳瀬睦肇 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-160443
公開番号（公開出願番号）：特開2002-353309
出願日： 2001年05月29日
公開日（公表日）： 2002年12月06日
要約：

【要約】【課題】反射防止膜を有効に用い、ビア・ファースト方式の長所を活かしたデュアル・ダマシン構造を実現する半導体装置の製造方法を提供する。【解決手段】層間絶縁膜13上に、まずホール形成のためのレジスト(図示せず)をパターニングし、それに従って層間絶縁膜132、ストッパ膜12、層間絶縁膜131を順にエッチングする。ストッパ膜11は最後に除去するので残す。次に、ウェハ全体に反射防止膜14を塗布する。ここでは粘性の相反する2種類の反射防止膜141,142を準備する。反射防止膜141の塗布では、ホール形状HLの内部にはあまり入り込まないが、ホール形状HLの周縁部での膜減りは非常に少ない。反射防止膜142の塗布では、ホール形状HLの内部に多く入り込み、厚く形成される。これにより、配線溝のエッチング精度を向上させる。

請求項（抜粋）：

半導体ウェハの集積回路におけるデュアル・ダマシン構造の配線形成に関し、前記ウェハの主面に集積される回路素子に関係した少なくとも上部に第1の保護膜を有する下層コンタクト領域上に、配線溝形成用の第2の保護膜を中間に配した層間絶縁膜の構成があって、少なくとも前記層間絶縁膜を前記第2の保護膜の貫通を伴なって選択的に除去し前記下層コンタクト領域上の前記第1の保護膜を露出させるホール形状を形成する工程と、少なくとも粘性の異なる有機系の反射防止膜をウェハの主面に対し少なくとも各1回ずつ塗布する工程と、ウェハの主面にレジストを塗布し前記ホール形状を含む上層の配線領域をパターニングする工程と、前記レジストのパターンに従って前記第2の保護膜が露出する配線溝を形成する工程と、少なくとも前記第1の保護膜を除去して前記下層コンタクト領域に繋がるビアホールを形成する工程と、前記ビアホール及び配線溝を同時に埋め込む金属を形成する工程と、を具備したことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/768 , H01L 21/3065

FI (2件)：

H01L 21/90 A , H01L 21/302 J

Fターム (39件)：

5F004AA16 , 5F004DA00 , 5F004DA01 , 5F004DA15 , 5F004DA16 , 5F004DA26 , 5F004DB03 , 5F004DB07 , 5F004EA22 , 5F004EA28 , 5F004EB03 , 5F033HH11 , 5F033HH21 , 5F033HH32 , 5F033JJ11 , 5F033JJ21 , 5F033JJ32 , 5F033MM02 , 5F033MM12 , 5F033MM13 , 5F033NN06 , 5F033NN07 , 5F033PP15 , 5F033PP27 , 5F033PP33 , 5F033QQ04 , 5F033QQ09 , 5F033QQ10 , 5F033QQ11 , 5F033QQ25 , 5F033QQ48 , 5F033QQ92 , 5F033QQ96 , 5F033RR04 , 5F033RR06 , 5F033SS21 , 5F033TT02 , 5F033XX01 , 5F033XX15

前のページに戻る