特許

J-GLOBAL ID：200903066153720858

キャッシュ装置、半導体装置、マイクロコンピュータ及び電子機器

発明者： 櫻井 幹夫
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-124228
公開番号（公開出願番号）：特開2001-306395
出願日： 2000年04月25日
公開日（公表日）： 2001年11月02日
要約：

【要約】【課題】 1つのタグで管理できるブロックサイズを小さくすることなく消費電力を抑制可能なキャッシュ装置、これを含む半導体装置、マイクロコンピュータ及び電子機器の提供すること。【解決手段】 CPUから受けたアクセスアドレスに基づき動作するキャッシュ装置である。1ブロックを構成する複数のメモリセルが所与の単位で複数のワードラインに分散して接続されているデータRAM410と、アクセスアドレスのインデックスフィールドに基づきアクセス対象ブロック(データライン)420を特定し、CPUから受けたアクセスアドレスのオフセットフィールドに基づき、ワードラインを選択し当該ワードラインをアクセスのために活性化するワードライン選択回路を含む。

請求項（抜粋）：

CPUから受けたアクセスアドレスに基づき動作するキャッシュ装置であって、1ブロックを構成する複数のメモリセルが所与の単位で複数のワードラインに分散して接続されているデータRAMと、前記データRAMに対してアクセスを行う際に、CPUから受けたアクセスアドレスのインデックスフィールドに基づきアクセス対象ブロックを特定し、CPUから受けたアクセスアドレスのオフセットフィールドの少なくとも一部に基づき、アクセス対象ブロックのメモリセルが接続された複数のワードラインから少なくとも1のワードラインを選択し当該ワードラインをアクセスのために活性化する制御回路と、を含むことを特徴とするキャッシュ装置。

IPC (3件)：

G06F 12/08 ,  G06F 15/78 510 ,  G11C 11/41

FI (5件)：

G06F 12/08 B ,  G06F 12/08 E ,  G06F 12/08 M ,  G06F 15/78 510 G ,  G11C 11/34 301 E

Fターム (14件)：

5B005JJ00 ,  5B005MM01 ,  5B005NN12 ,  5B015HH01 ,  5B015HH03 ,  5B015JJ03 ,  5B015JJ21 ,  5B015KB44 ,  5B015NN05 ,  5B015NN06 ,  5B015PP01 ,  5B062AA05 ,  5B062CC01 ,  5B062DD01