特許

J-GLOBAL ID：200903066169386680

半導体装置及び半導体装置の製造方法

発明者： 永瀬 正俊
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 畑 泰之
公報種別：公開公報
出願番号（国際出願番号）：特願平10-197088
公開番号（公開出願番号）：特開2000-031272
出願日： 1998年07月13日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】 配線間の配線容量を低減させることができる半導体装置及び半導体装置の製造方法を提供する。【解決手段】 基板若しくは適宜の膜体101、201に設けられた適宜の配線群102、202を被覆する層間膜103、203及び当該層間膜内に設けられた金属膜104、206、当該金属膜104、206により区分される第1の層間膜領域1と第2の層間膜領域2とに互いに同一若しくは互いに異なる配線パターンを形成する配線群3、4が個別に設けられている半導体装置10、20。

請求項（抜粋）：

基板若しくは適宜の膜体上に設けられた適宜の配線群を被覆する層間膜及び当該層間膜内に設けられた金属膜、当該金属膜により区分される第1の層間膜領域と第2の層間膜領域とに互いに同一若しくは互いに異なる配線パターンを形成する配線群が個別に設けられている事を特徴とする半導体装置。

IPC (3件)：

H01L 21/768 ,  H01L 21/28 301 ,  H01L 21/3213

FI (4件)：

H01L 21/90 B ,  H01L 21/28 301 R ,  H01L 21/88 D ,  H01L 21/90 V

Fターム (34件)：

4M104BB02 ,  4M104BB04 ,  4M104BB09 ,  4M104BB14 ,  4M104BB17 ,  4M104BB30 ,  4M104DD08 ,  4M104DD72 ,  4M104EE08 ,  4M104EE12 ,  4M104FF06 ,  4M104FF26 ,  4M104HH20 ,  5F033AA04 ,  5F033AA05 ,  5F033AA15 ,  5F033AA19 ,  5F033AA23 ,  5F033AA29 ,  5F033AA62 ,  5F033AA66 ,  5F033BA11 ,  5F033BA12 ,  5F033BA15 ,  5F033BA16 ,  5F033BA17 ,  5F033BA22 ,  5F033BA25 ,  5F033DA04 ,  5F033DA34 ,  5F033DA36 ,  5F033EA19 ,  5F033EA33 ,  5F033FA03

引用特許：

審査官引用 (3件)

• 特開平2-003228
  
• 特開平3-295241
  
• 特開平1-128528