半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：井出直孝
公報種別：公開公報
出願番号（国際出願番号）：特願平4-260171
公開番号（公開出願番号）：特開平6-111580
出願日： 1992年09月29日
公開日（公表日）： 1994年04月22日
要約：

【要約】【目的】ビット線対ごとにそれぞれ対応して設けられ、その出力信号線対と負荷回路を共通にした差動増幅回路の選択用デコード回路の占有面積を縮小し、書き込み、読み出し動作の切り替えを制御する回路の出力信号線の駆動負荷を低減して回路動作を高速に行えるようにする。【構成】ビット線対ごとにそれぞれ対応して設けられ、その出力信号線対と負荷回路を共通にした差動増幅回路の負荷回路を書き込み、読み出し動作の切り替えを制御する回路により制御する。

請求項（抜粋）：

m行、n列のマトリクス状に配列された複数のメモリセルを含むセルアレイ(6)と、このメモリセルの各列ごとにそれぞれ対応して設けられその対応する列のメモリセルとそれぞれ接続するビット線対(BL1〜BLn)と、このビット線対ごとにそれぞれ対応して設けられその出力信号線対(RB1)と負荷回路(LD1)とを共通にした差動増幅回路(BLSA1〜BLSAn)と、前記ビット線対ごとにそれぞれ対応して設けられその対応するビット線対に書き込みデータを伝達するトランスファゲート回路(DTR1〜DTRn)と、書き込みおよび読み出し動作の切り替えを制御する制御回路(WR)とを備えた半導体記憶装置において、前記負荷回路(LD1)を前記制御回路(WR)により制御する手段(BD、BSA)と、前記差動増幅回路(BLSA1〜BLSAn)および前記トランスファゲート回路(DTR1〜DTRn)を選択する共通の選択信号(SS1〜SSn)を発生する手段(BLD1〜BLDn)とを備えたことを特徴とする半導体記憶装置。

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