特許
J-GLOBAL ID：200903066278952548
半導体メモリ装置
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-013738
公開番号（公開出願番号）：特開平8-204161
出願日： 1995年01月31日
公開日（公表日）： 1996年08月09日
要約：
【要約】【目的】本発明は、短い設計期間で任意の記憶容量が実現でき、かつ半導体チップ上でそれ程大きな面積を必要とせずにチップコストが低減できるメモリマクロ方式の半導体メモリ装置を提供することを目的とする。【構成】DRAMメモリセルアレイ21とこのメモリセルアレイの中から任意のメモリセルを選択するローデコーダ24及びカラムデコーダ27を有するサブメモリマクロ11、12と、サブメモリマクロが動作する際に必要とする各種直流電位を発生する直流電位発生回路32を有する制御部マクロ15とを具備し、少なくとも1個の上記サブメモリマクロと1個の上記制御部マクロとを組み合わせることにより、Nビットの任意の正数倍の総記憶容量を持つメモリを1チップで構成するようにしたことを特徴とする。
請求項（抜粋）：
ゲートアレイもしくはスタンダードセルを用いて構成された論理回路部と、Nビットの記憶容量を持つメモリセルアレイとこのメモリセルアレイの中から任意のメモリセルを選択する選択手段とを少なくとも有するサブメモリマクロと、上記サブメモリマクロが動作する際に必要とする各種直流電位を発生する直流電位発生手段を少なくとも有する制御部マクロとを具備し、少なくとも1個の上記サブメモリマクロと1個の上記制御部マクロとを組み合わせることにより、Nビットの任意の正数倍の総記憶容量を持つメモリを1チップで構成するようにしたことを特徴とする半導体メモリ装置。
IPC (3件)：
H01L 27/118
, G11C 11/401
, H01L 27/10 461
H01L 21/82 M
, G11C 11/34 371 K
