特許

J-GLOBAL ID：200903066293019661

記憶装置

発明者： 岡本 彰
出願人/特許権者： ローム株式会社
代理人 (1件)： 佐野 静夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-080728
公開番号（公開出願番号）：特開2000-276900
出願日： 1999年03月25日
公開日（公表日）： 2000年10月06日
要約：

【要約】【課題】 ライン遅延動作を実現するために用いられる記憶装置であって、正確なテスト及び小型化の促進を可能とした記憶装置を提供する。【解決手段】 アドレス入力を1つしかもたない同期型のRAM6、7、8、9に入力される各信号を外部から端子TCLKに入力されるクロック信号CLKに同期して作り出すとともに、RAM6及び7のペアとRAM8及び9のペアとにデータの読み出しと書き込みとをクロック信号CLKに同期して交互に行わせる。

請求項（抜粋）：

外部から入力される信号が示す値をクロック信号に同期して取り込んで保持するとともに、保持している内容を出力する第1のデータ保持手段と、出力するnビット(nは2≦nなる整数)の信号が示す値を前記クロック信号に同期してカウントアップさせる2進カウンタと、該2進カウンタが出力する上位(n-1)個のビットからなる信号を前記クロック信号の1周期だけ遅延させて出力する第1の遅延手段と、前記2進カウンタが出力する最下位ビットからなる信号を前記クロック信号の1周期だけ遅延させて出力する第2の遅延手段と、該第2の遅延手段が出力する信号を前記クロック信号の1周期だけ遅延させて出力する第3の遅延手段と、アドレス信号が示す領域に記憶しているデータを前記クロック信号に同期して読み出す動作を読み出し制御信号に応じて行い、また、データ信号が示すデータを前記アドレス信号が示す領域に前記クロック信号に同期して書き込む動作を書き込み制御信号に応じて行う第1、第2、...、第m(mは2≦mなる整数)のm個の記憶手段からそれぞれなる第1、第2の記憶部と、を有していること、前記第1、第2の記憶部を構成する第1の記憶手段には前記第1のデータ保持手段が出力する信号を前記データ信号として入力していること、前記第1、第2の記憶部を構成する第k(kは2≦k≦mなる整数)の記憶手段には同じ記憶部を構成する第(k-1)の記憶手段が出力する信号を前記データ信号として入力していること、前記第1の記憶部を構成する各記憶手段には、前記2進カウンタが出力する上位(n-1)個のビットからなる信号を前記アドレス信号として、前記2進カウンタが出力する最下位ビットからなる信号を前記読み出し制御信号として、前記第2の遅延手段が出力する信号を前記書き込み制御信号として、それぞれ入力していること、及び、前記第2の記憶部を構成する各記憶手段には、前記第1の遅延手段が出力する信号を前記アドレス信号として、前記第2の遅延手段が出力する信号を前記読み出し制御信号として、前記第3の遅延手段が出力する信号を前記書き込み制御信号として、それぞれ入力していることを特徴とする記憶装置。

IPC (3件)：

G11C 29/00 675 ,  G01R 31/28 ,  H03K 19/00

FI (4件)：

G11C 29/00 675 S ,  H03K 19/00 ,  G01R 31/28 B ,  G01R 31/28 V

Fターム (19件)：

2G032AA04 ,  2G032AA07 ,  2G032AD06 ,  2G032AG07 ,  2G032AH01 ,  2G032AK15 ,  5J056AA00 ,  5J056BB51 ,  5J056BB60 ,  5J056CC14 ,  5J056CC17 ,  5J056FF01 ,  5J056FF08 ,  5J056HH04 ,  5J056KK00 ,  5L106DD11 ,  5L106GG03 ,  9A001BB03 ,  9A001LL05