半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：山本秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平4-122273
公開番号（公開出願番号）：特開平5-314786
出願日： 1992年05月14日
公開日（公表日）： 1993年11月26日
要約：

【要約】【構成】行デコーダ2とメモリセルアレイ1との間に行シフトレジスタ4を設けると共に、列デコーダ3とメモリセルアレイ1との間に列シフトレジスタ5を設け、これら行シフトレジスタ4と列シフトレジスタ5の入出力とシフト動作を制御するシフトレジスタ制御回路6を設けた。【効果】行シフトレジスタ4と列シフトレジスタ5とによって任意のパターンの行アドレスや書き込みデータを発生させることができるので、効率のよい機能試験を高速に実行することができるようになる。

請求項（抜粋）：

多数のメモリセルを行列状に配置したメモリセルアレイと、該メモリセルアレイの行方向の選択を行う行デコーダと、該メモリセルアレイの列方向の選択を行う列デコーダとを備えた半導体記憶装置において、該行デコーダと該メモリセルアレイとの間に、該行デコーダの出力をパラレルに入力すると共に、パラレル出力を該行デコーダの出力に代えて該メモリセルアレイに接続することができ、かつ、入力データをシフトさせることができる行シフトレジスタと、該列デコーダと該メモリセルアレイとの間に、該列デコーダの出力をパラレルに入力すると共に、パラレル出力を該列デコーダの出力による選択に代えて該メモリセルアレイに接続することができ、かつ、入力データをシフトさせることができる列シフトレジスタと、該行シフトレジスタと該列シフトレジスタの入出力とシフト動作を制御するシフトレジスタ制御回路とが設けられた半導体記憶装置。

IPC (3件)：

G11C 27/04 , G01R 31/28 , G11C 29/00 303

FI (2件)：

G01R 31/28 V , G01R 31/28 Q

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