特許

J-GLOBAL ID：200903066337738741

半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法

発明者： 澤本 俊宏
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 森 哲也 ,  内藤 嘉昭 ,  崔 秀▲てつ▼
公報種別：公開公報
出願番号（国際出願番号）：特願2003-072564
公開番号（公開出願番号）：特開2004-281819
出願日： 2003年03月17日
公開日（公表日）： 2004年10月07日
要約：

【課題】半導体チップのサイズに制約されることなく、半導体チップの3次元実装構造の薄型化を実現する。【解決手段】各半導体チップ1a〜1cの側壁に溝8a〜8cをそれぞれ形成し、各溝8a〜8cには、絶縁膜6a〜6cをそれぞれ介し、電極パッド2a〜2cに接続された導電膜7a〜7cをそれぞれ形成し、各半導体チップ1a〜1cの溝8a〜8cにワイヤボンドを行うことにより、インターポーザ基板11のランド12および各導電膜7a〜7cをワイヤ13a〜13cでそれぞれ接続する。【選択図】 図3

請求項（抜粋）：

半導体チップ上に形成された配線層と、 前記配線層に接続され、前記半導体チップの側壁に形成された導電層と、 前記導電層に接続されたワイヤとを備えることを特徴とする半導体装置。

IPC (4件)：

H01L23/52 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18

FI (2件)：

H01L23/52 C ,  H01L25/08 Z