半導体記憶装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：花輪義男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-335359
公開番号（公開出願番号）：特開2000-163980
出願日： 1998年11月26日
公開日（公表日）： 2000年06月16日
要約：

【要約】【課題】精度よく多値データを検知することを課題とする。【解決手段】基板10と、複数の第1のビット線と、複数の第1のグランド線と、第1のビット線に接続したドレイン及び前記第1のグランド線に接続したソースを有するメモリトランジスタ1がマトリックス状に配列された複数のメモリセルと、第1の選択トランジスタ2と、第2の選択トランジスタ3と、複数のワード線4と、第2のビット線5と、第2のグランド線6とを具備し、データの読み出しは、前記メモリセルのうち1つのメモリセルを選択し、このメモリセルからの出力信号ドレイン電流の経時変化を読み、到達しきい値と累積ドレイン電流値のマトリックス表から8条件8値レベルを認識することにより行うことを特徴とする半導体記憶装置。

請求項（抜粋）：

半導体基板と、前記半導体基板に形成された複数の第1のビット線と、前記半導体基板に形成され、前記第1のビット線と交互に配列した複数の第1のグランド線と、前記第1のビット線に接続したドレイン及び前記第1のグランド線に接続したソースを有するメモリトランジスタがマトリックス状に配列された複数のメモリセルと、前記半導体基板に形成され、前記第1のビット線に接続する第1の選択トランジスタと、前記半導体基板に形成され、前記第1のグランド線に接続する第2の選択トランジスタと、前記メモリトランジスタのゲートに接続され、前記第1のビット線及び前記第1のグランド線と交差する複数のワード線と、前記第1のビット線が前記第1の選択トランジスタを介して少なくとも3本接続された第2のビット線と、前記第1のグランド線が前記第2の選択トランジスタを介して少なくとも2本接続された第2のグランド線とを具備し、データの読み出しは、前記メモリセルのうち1つのメモリセルを選択し、このメモリセルからの出力信号ドレイン電流の経時変化を読み、到達しきい値と累積ドレイン電流値の関係を示すマトリックス表から8条件8値レベルを認識することにより行うことを特徴とする半導体記憶装置。

IPC (4件)：

G11C 16/04 , G11C 11/56 , H01L 21/8246 , H01L 27/112

FI (3件)：

G11C 17/00 305 , G11C 11/34 381 A , H01L 27/10 433

Fターム (19件)：

5B003AA05 , 5B003AB04 , 5B003AB06 , 5B003AB08 , 5B003AC02 , 5B003AC07 , 5B003AD04 , 5B024AA15 , 5B024BA09 , 5B024BA21 , 5B024BA27 , 5B024CA07 , 5B024CA25 , 5F083CR02 , 5F083LA03 , 5F083LA12 , 5F083LA18 , 5F083PR36 , 5F083ZA21

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