特許

J-GLOBAL ID：200903066427517213

プリント回路基板および半導体チップの積層方法

発明者： 馬場 慎一郎
出願人/特許権者： 株式会社東芝 ,  東芝コンピュータエンジニアリング株式会社
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-152357
公開番号（公開出願番号）：特開平9-330952
出願日： 1996年06月13日
公開日（公表日）： 1997年12月22日
要約：

【要約】【課題】ベアチップを容易にかつ安価に積層実装できるプリント回路基板および半導体チップの積層方法を提供することにある。【解決手段】1層目のベアチップ18aは、背面24がプリント配線板12に対向した状態でプリント配線板上に固定され、その電極20には導電性突起34が形成され、この導電性突起は、導電性ワイヤ32を介してプリント配線板のパッド16に電気的に接続されている。2層目のベアチップ18bは、電極形成面22が1層目のベアチップの電極形成面と対向し、かつ、電極が1層目のベアチップの導電性突起に接触した状態で、1層目の半導体チップ上に実装されている。

請求項（抜粋）：

パッドを含む導体パターンの形成されたプリント配線板と、電極の形成された電極形成面、およびこの電極形成面と対向した背面をそれぞれ有し、上記プリント配線板上に積層状態で実装された複数の半導体チップと、を備え、上記半導体チップの内、1層目の半導体チップは、背面が上記プリント配線板に対向した状態でプリント配線板上に固定されているとともに、上記1層目の半導体チップの電極に設けられ導電性ワイヤを介して上記プリント配線板のパッドに電気的に接続された導電性突起を有し、2層目の半導体チップは、上記電極形成面が上記1層目の半導体チップの電極形成面と対向し、かつ、上記電極が上記1層目の半導体チップの導電性突起に接触した状態で、1層目の半導体チップ上に実装されていることを特徴とするプリント回路基板。

IPC (6件)：

H01L 21/60 311 ,  H01L 21/60 301 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H05K 1/18

FI (5件)：

H01L 21/60 311 S ,  H01L 21/60 301 A ,  H05K 1/18 K ,  H05K 1/18 S ,  H01L 25/08 B