特許
J-GLOBAL ID：200903066460113462
DMA制御部におけるデータ入出力方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-065433
公開番号（公開出願番号）：特開平5-265942
出願日： 1992年03月24日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】 本発明は、計算機のDMA 制御部におけるデータ入出力方法に関し、データの入出力の途中でも、副作用の生じない部分のデータにアクセスする。【構成】 中央処理装置(CPU) と, 主記憶装置(MSU) と、入出力装置(I/O) と、該主記憶装置(MSU) と入出力装置(I/O) との間でのデータ転送を行うDMA 制御部とからなり、アドレス変換バッファ(TLB) によりメモリ管理を行い、データの入出力を行う計算機システムで、該DMA 制御部が管理する入力バッファ, 及び、出力バッファの状態を保持するメモリ管理テーブルを、例えば、上記アドレス変換バッファ(TLB) のレジスタと対応させて構成し、該メモリ管理テーブルの「データ長(Len) 」部をデータ転送量に応じて制御し、該入力バッファに入出力装置(I/O) からデータを読み込み中において、該読み込み済みの部分のデータを, 或いは、出力バッファのデータを入出力装置(I/O) に書き出し途中において、該書き出し済みの部分に、該中央処理装置(CPU) がアクセスする。
請求項（抜粋）：
中央処理装置(1) と、主記憶装置(2) と、入出力装置(3) と、該主記憶装置(2) と入出力装置(3) との間のデータ転送を制御するDMA 制御部(4) とからなり、上記中央処理装置(1) 内のアドレス変換バッファ(10)によりメモリ管理を行い、データの入出力を行うデータ処理システムにおいて、該DMA 制御部(4) の入力バッファ(40)の状態を保持するのに、上記アドレス変換バッファ(10)のデータ長(Len) 部に対応するメモリ管理テーブル(5) を設けて、該DMA 制御部(4) でのデータ転送に応じて、該メモリ管理テーブル(5) の内容を更新し、該DMA 制御部(4) でのデータ転送中において、該更新された上記メモリ管理テーブル(5) の内容が指示する、上記入出力装置(3) から、上記主記憶装置(2) に読み込み済みの領域 (?D) に対して、上記中央処理装置(1) がアクセスすることを特徴とするDMA 制御部におけるデータ入出力方法。
IPC (2件)：
G06F 13/38 330
, G06F 13/28 310
出願人引用 (7件)
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審査官引用 (2件)
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特開昭58-176378
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特開昭59-178522
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