特許

J-GLOBAL ID：200903066511933591

可変長命令セットCPUおよび命令処理方法

発明者： 寺島 和昭
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 竹中 岑生 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-012550
公開番号（公開出願番号）：特開2002-215389
出願日： 2001年01月22日
公開日（公表日）： 2002年08月02日
要約：

【要約】【課題】 パイプライン化の難しいCISC命令セットのアーキテクチャでのパイプライン化を適切に行えるようにする。【解決手段】 最大命令長に相当する数の複数のレジスタ;IR00:12,IR01:13,IR02:14,IR03:15をシリアル転送可能に接続した命令レジスタ手段;IR:1を備え、命令フェッチ動作によって得られた命令を命令レジスタ手段;IR:1におけるシリアル転送可能に接続された複数のレジスタ;IR00:12,IR01:13,IR02:14,IR03:15にその先頭のレジスタ;IR00:12から格納するように構成したものであって、前記レジスタに格納された命令をシリアル転送することによる命令シフト動作と併せて命令フェッチ動作を行わせるようにした。

請求項（抜粋）：

可変長命令セットを持つCPUにおいて、最大命令長に相当する数の複数のレジスタをシリアル転送可能に接続した命令レジスタ手段を備えたことを特徴とする可変長命令セットCPU。

IPC (2件)：

G06F 9/38 310 ,  G06F 9/32 350

FI (2件)：

G06F 9/38 310 H ,  G06F 9/32 350 A

Fターム (4件)：

5B013AA16 ,  5B033AA13 ,  5B033DC08 ,  5B033DD09