特許

J-GLOBAL ID：200903066537701192

半導体装置とその製造方法

発明者： 舘下 八州志
出願人/特許権者： ソニー株式会社
代理人 (2件)： 角田 芳末 ,  磯山 弘信
公報種別：公開公報
出願番号（国際出願番号）：特願2002-217107
公開番号（公開出願番号）：特開2004-063591
出願日： 2002年07月25日
公開日（公表日）： 2004年02月26日
要約：

【課題】例えばCMOSの素子間分離がSTI(Shallow Trench Isolation)によってなされる半導体装置におけるキャリアの移動度の制御を各MOSに関して独立い行うことができるようにする。【解決手段】本発明による半導体装置は、半導体基板上に、ホールをキャリアとする第1の半導体素子例えばPMOSと、電子をキャリアとする第2の半導体素子例えばNMOSとが形成されて成り、少なくとも第1および第2の半導体素子間を分離する絶縁分離用のトレンチが形成され、トレンチ内の少なくとも第1の半導体素子に隣接する側壁面側に、第1の埋込み絶縁材が充填され、トレンチ内の少なくとも第2の半導体素子に隣接する側壁面側に、第2の埋込み絶縁材が充填された構造を有して成る。【選択図】 図2

請求項（抜粋）：

半導体基板上に、ホールをキャリアとする第1の半導体素子と電子をキャリアとする第2の半導体素子とが形成されて成り、 少なくとも上記第1および第2の半導体素子間を分離する絶縁分離用のトレンチが形成され、 該トレンチ内の少なくとも上記第1の半導体素子に隣接する側壁面側に、第1の埋込み絶縁材が充填され、 上記トレンチ内の少なくとも上記第2の半導体素子に隣接する側壁面側に、第2の埋込み絶縁材が充填され、 上記第1の埋込み絶縁材は、上記第1の半導体素子に圧縮応力を与える埋込み絶縁材であり、 上記第2の埋込み絶縁材は、上記第2の半導体素子に引っ張り応力を与える埋込み絶縁材であることを特徴とする半導体装置。

IPC (2件)：

H01L21/76 ,  H01L27/08

FI (2件)：

H01L21/76 L ,  H01L27/08 331A

Fターム (28件)：

5F032AA35 ,  5F032AA44 ,  5F032AA69 ,  5F032AA77 ,  5F032BA01 ,  5F032BB01 ,  5F032CA03 ,  5F032CA17 ,  5F032CA20 ,  5F032DA02 ,  5F032DA04 ,  5F032DA23 ,  5F032DA33 ,  5F032DA53 ,  5F048AA04 ,  5F048AB03 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048BG13 ,  5F048BG14 ,  5F048DA23 ,  5F048DA25