特許
J-GLOBAL ID：200903066541448370
薄膜トランジスタアレイ
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-252516
公開番号（公開出願番号）：特開平6-102536
出願日： 1992年09月22日
公開日（公表日）： 1994年04月15日
要約：
【要約】【目的】データラインDLとゲート線GLとの短絡による線欠陥を救済し、その救済による点欠陥を未然に防止する。交差部絶縁用の半導体層に光が当たって線欠陥救済ができなくなることを防止する。開口率を高く維持し、画素形状を正方形に近付けモノクロ表示デバイスに適合させる。【構成】データラインDLをゲートラインGLとの交差部で枝別れさせ並列に接続される分岐パスDL1、DL2を設ける。ドレイン電極SD2への配線DL3はデータラインDLの共通バス部分から分岐させる。データラインDLとゲート線GLとの交差部に挿入する半導体層AS1、AS2は分岐パスDL1、DL2毎に分離する。分岐パスDL1、DL2、薄膜トランジスタTFT1、TFT2及び保持容量Caddは一直線状に配置する。
請求項（抜粋）：
各々が半導体層から成る第一群の島と、ソース、ドレイン及びゲートを有す複数の薄膜トランジスタと、上記複数のドレインを電気的に接続する複数のドレイン線と、上記複数のゲートを電気的に接続し、上記複数のドレイン線と絶縁層を介してほぼ直交する複数のゲート線とを具備して成り、上記ドレイン線及びゲート線の一方を複数のパスに並列に分岐させて他方と交差させ、上記パスの各々と上記他方との間に、上記半導体層から成りそれぞれが分離された複数の第二群の島を挿入して成ることを特徴とする薄膜トランジスタアレイ。
IPC (2件)：
G02F 1/136 500
, H01L 29/784
