特許
J-GLOBAL ID：200903066573413640

半導体記憶装置及びその製造方法

発明者：
米川 清隆

米川 清隆 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-164594
公開番号（公開出願番号）：特開平7-022522
出願日： 1993年07月02日
公開日（公表日）： 1995年01月24日
要約：
【要約】 (修正有)【目的】 高融点シリサイドを配線層に用いて、セル/面積の縮小を図り得る半導体記憶装置及びその製造方法。【構成】 CMOS型の半導体記憶装置において、第1の負荷用トランジスタQ13のソース領域の第1のコンタクト部と、第1のトランジスタQ11のドレイン領域の第2のコンタクト部と、第2のトランジスタのゲート電極の第3のコンタクト部とを接続する高融点シリサイドの第1の局所配線M11と、第2の負荷用トランジスタQ14のソース領域の第4のコンタクト部と、第2のトランジスタQ12のドレイン領域の第5のコンタクト部と第1のトランジスタのゲート電極に設けられる第6のコンタクト部とを接続する高融点金属シリサイドのの局所配線M12と、前記ゲート電極にオーバーラップさせて、前記Q11と前記Q12の間の接地用コンタクト部S1 と、前記ゲート電極にオーバーラップさせて、Q15とQ16の間のビット信号引き出し用コンタクト部S3 ,S4 と、それらに接続される上層金属配線とを設ける。
請求項（抜粋）：
CMOS型の半導体記憶装置において、(a)第1の負荷用トランジスタのソース領域に設けられる第1のコンタクト部と、(b)第1のドライバトランジスタのドレイン領域に設けられる第2のコンタクト部と、(c)第2のトランジスタのゲート電極に設けられる第3のコンタクト部と、(d)前記第1、第2及び第3のコンタクト部とを接続する高融点金属シリサイドからなる第1の局所配線と、(e)第2の負荷用トランジスタのソース領域に設けられる第4のコンタクト部と、(f)第2のドライバトランジスタのドレイン領域に設けられる第5のコンタクト部と、(g)第1のトランジスタのゲート電極に設けられる第6のコンタクト部と、(h)前記第4、第5及び第6のコンタクト部とを接続する高融点金属シリサイドからなる第2の局所配線と、(i)前記ゲート電極にある程度オーバーラップさせるように、前記第1のドライバトランジスタと前記第2のドライバトランジスタで挟まれた領域に形成される接地用コンタクト部と、(j)前記ゲート電極にある程度オーバーラップさせるように、第1のアクセストランジスタと第2のアクセストランジスタで挟まれた領域に形成されるビット信号引き出し用コンタクト部と、(k)前記接地用コンタクト部とビット信号引き出し用コンタクト部に接続される上層金属配線とを具備することを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/8244 ,  H01L 27/11 ,  H01L 21/28 301 ,  H01L 21/768
FI (2件)：
H01L 27/10 381 ,  H01L 21/90 D
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM