特許

J-GLOBAL ID：200903066606789170

半導体集積回路

発明者： 丹場 裕子 ,  工藤 正樹
出願人/特許権者： 株式会社日立製作所 ,  日立東部セミコンダクタ株式会社
代理人 (1件)： 大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平7-128498
公開番号（公開出願番号）：特開平8-321584
出願日： 1995年05月26日
公開日（公表日）： 1996年12月03日
要約：

【要約】【目的】【構成】 基準電圧発生回路1と、この基準電圧発生回路の出力端子に接続された基準電圧トリミング回路2と、基準電圧トリミング回路2の出力端子に接続された抵抗R1と容量C1からなるフィルタ3と、上記フィルタ3に接続されたバッファアンプAMP2と、このバッファアンプの出力端子にソースが接続された第1導電型のMOSFET M1と、上記基準電圧トリミング回路2の出力端子に接続されたしきい値キャンセル型バイアス回路4と、このしきい値キャンセル型バイアス回路の出力電圧がゲートに入力され上記MOSFET M1のドレインにドレインが接続されソースが電源V1に接続された第2導電型のMOSFETM2と、上記MOSFET M1のドレイン電圧を入力とするバッファアンプAMP3とから構成された内部信号中心電圧発生回路。【効果】 入力信号の振幅範囲を大きくすることができるとともに、製造ばらつきによる信号歪みの少ないアナログ回路を実現することができる。

請求項（抜粋）：

基準電圧発生回路と、該基準電圧発生回路の出力端子に接続された基準電圧トリミング回路と、該基準電圧トリミング回路の出力端子に接続された抵抗と容量とからなるフィルタ回路と、該フィルタ回路に接続されたバッファアンプと、該バッファアンプの出力端子がソースに接続されるとともにゲートとドレインが結合された第1導電型のMOSFETと、上記基準電圧トリミング回路の出力端子が入力端子に接続されたしきい値キャンセル型バイアス回路と、該しきい値キャンセル型バイアス回路の出力電圧がゲートに入力されるとともに上記第1導電型MOSFETとドレイン同士が共通接続されソースが電源端子に接続された第2導電型のMOSFETと、上記第1導電型MOSFETのゲート,ドレイン共通端子に接続された第2のバッファアンプとにより構成された内部信号中心電圧発生回路を備えてなることを特徴とする半導体集積回路。

IPC (5件)：

H01L 27/04 ,  H01L 21/822 ,  G05F 1/10 ,  G05F 1/56 310 ,  H03F 1/30

FI (4件)：

H01L 27/04 B ,  G05F 1/10 B ,  G05F 1/56 310 D ,  H03F 1/30 A